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一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)。該系統(tǒng)將高速模數(shù)轉(zhuǎn)換模塊將接收到的外部模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路數(shù)字信號(hào)，通過(guò)數(shù)字信號(hào)處理模塊存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊，數(shù)字信號(hào)處理模塊再將存儲(chǔ)在海量數(shù)據(jù)存賭模塊中的數(shù)字信號(hào)數(shù)據(jù)按照信號(hào)特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊并輸出回放后的模擬信號(hào)，電源管理和時(shí)鐘管理模塊對(duì)四個(gè)模塊供電和提供時(shí)鐘信號(hào)。該系統(tǒng)將模數(shù)轉(zhuǎn)換板、數(shù)據(jù)存儲(chǔ)板與數(shù)模轉(zhuǎn)換板合并，減少需要的FPGA數(shù)量，實(shí)現(xiàn)錄取、存賭和回放一體化，降低數(shù)據(jù)傳輸方面的難度；不需要重復(fù)進(jìn)行A/D轉(zhuǎn)換，即使斷電，轉(zhuǎn)換的數(shù)據(jù)保存在Flash陣列中而不會(huì)丟失，實(shí)現(xiàn)單板調(diào)試。對(duì)Plash矩陣進(jìn)行冗余設(shè)計(jì)，相應(yīng)的提高數(shù)據(jù)回放速度。
【專(zhuān)利說(shuō)明】一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路領(lǐng)域，尤其涉及對(duì)雷達(dá)回波信號(hào)進(jìn)行高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)。
[0002]

【背景技術(shù)】
[0003]在集成電路領(lǐng)域，大多數(shù)的集成電路芯片都是數(shù)字和模擬的混合集成電路，因此不可避免的需要進(jìn)行數(shù)字信號(hào)和模擬信號(hào)之間的轉(zhuǎn)換。
[0004]隨著近些年來(lái)通信技術(shù)的快速發(fā)展，越來(lái)越多的通信設(shè)備工作在很寬的頻帶上，對(duì)數(shù)據(jù)處理速度的要求也越來(lái)越快，所以如何實(shí)現(xiàn)數(shù)字信號(hào)和模擬信號(hào)之間的高速轉(zhuǎn)換成為集成電路領(lǐng)域的一個(gè)重要課題。特別是在雷達(dá)系統(tǒng)中，需要對(duì)雷達(dá)信號(hào)進(jìn)行高精度數(shù)據(jù)采樣，采樣速率高，數(shù)據(jù)傳輸量大。目前常見(jiàn)的數(shù)據(jù)采集回放技術(shù)在資源利用率和處理速度方面都有所不足，不能滿(mǎn)足雷達(dá)系統(tǒng)高精度、高速率的采樣要求，數(shù)據(jù)錄取回放需要現(xiàn)場(chǎng)整機(jī)調(diào)試，需要的人力物力條件苛刻，成本高。因此高速數(shù)據(jù)錄取存儲(chǔ)和回放系統(tǒng)的設(shè)計(jì)可以大大提高整個(gè)雷達(dá)系統(tǒng)的實(shí)用性。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于設(shè)計(jì)一種集成高速數(shù)據(jù)錄取存儲(chǔ)和回放一體化的裝置，從而滿(mǎn)足雷達(dá)系統(tǒng)高精度、高速率的采樣要求，提高數(shù)據(jù)處理速度，節(jié)省系統(tǒng)資源，降低數(shù)據(jù)傳輸難度。
[0006]本實(shí)用新型采用的技術(shù)方案是:
[0007]該系統(tǒng)包括高速模數(shù)轉(zhuǎn)換模塊，數(shù)字信號(hào)處理模塊，海量數(shù)據(jù)存儲(chǔ)模塊，高速數(shù)模轉(zhuǎn)換模塊以及電源管理和時(shí)鐘管理模塊；高速模數(shù)轉(zhuǎn)換模塊將接收到的外部模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號(hào)，轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)數(shù)字信號(hào)處理模塊存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊，數(shù)字信號(hào)處理模塊再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊中的數(shù)字信號(hào)數(shù)據(jù)按照信號(hào)特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊，進(jìn)行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信號(hào)，電源管理和時(shí)鐘管理模塊分別對(duì)以上四個(gè)模塊供電和提供時(shí)鐘信號(hào)。
[0008]所述高速模數(shù)轉(zhuǎn)換模塊，包括模擬信號(hào)輸入模塊，ADC模塊；用于接收模擬信號(hào)的模擬信號(hào)輸入模塊與ADC模塊相連；模擬信號(hào)輸入模塊將輸入的單端模擬信號(hào)轉(zhuǎn)換為差分模擬信號(hào)發(fā)送給ADC模塊，ADC模塊將外部模擬信號(hào)轉(zhuǎn)換成I路和Q路兩路數(shù)字信號(hào)接數(shù)字信號(hào)處理模塊。
[0009]所述數(shù)字信號(hào)處理模塊，包括PROM配置模塊，F(xiàn)PGA模塊；FPGA模塊與PROM配置模塊相連，高速模數(shù)轉(zhuǎn)換模塊中的ADC模塊與FPGA模塊相連，PROM配置模塊用于存儲(chǔ)FPGA模塊邏輯的固化硬件程序，F(xiàn)PGA模塊在上電時(shí)從其中讀取數(shù)據(jù)進(jìn)行配置。
[0010]所述海量數(shù)據(jù)存儲(chǔ)模塊，包括由多個(gè)Flash芯片組成的Flash陣列，F(xiàn)lash陣列與FPGA模塊總線(xiàn)相連進(jìn)行數(shù)據(jù)的寫(xiě)入和讀取操作，F(xiàn)lash陣列存儲(chǔ)高速模數(shù)轉(zhuǎn)換模塊(I)中的ADC模塊輸出的I路和Q路兩路數(shù)字信號(hào)，在掉電重新上電后無(wú)需再次重復(fù)進(jìn)行A/D轉(zhuǎn)換。[0011 ] 所述高速數(shù)模轉(zhuǎn)換模塊，包括DAC模塊，IQ正交調(diào)制模塊；DAC模塊與IQ正交調(diào)制模塊相連，數(shù)字信號(hào)處理模塊中的FPGA模塊與DAC模塊相連，DAC模塊將數(shù)字信號(hào)處理模塊中的FPGA模塊從海量數(shù)據(jù)存儲(chǔ)模塊中讀出的數(shù)字信號(hào)轉(zhuǎn)換成I路和Q路兩路模擬信號(hào)，IQ正交調(diào)制模塊將DAC模塊輸出的I路和Q路兩路模擬信號(hào)進(jìn)行正交調(diào)制后輸出，模擬真實(shí)的雷達(dá)信號(hào)。
[0012]所述電源管理和時(shí)鐘管理模塊，包括電源管理模塊，時(shí)鐘管理模塊；電源管理模塊負(fù)責(zé)分配電源，電源去耦以及為整個(gè)系統(tǒng)進(jìn)行供電；時(shí)鐘管理模塊為FPGA模塊的主時(shí)鐘和配置時(shí)鐘，ADC模塊和DAC模塊的主時(shí)鐘，IQ正交調(diào)制模塊的調(diào)制頻率提供時(shí)鐘信號(hào)。
[0013]與【背景技術(shù)】相比，本實(shí)用新型具有的有益效果是:
[0014]1.本實(shí)用新型將模數(shù)轉(zhuǎn)換板、數(shù)據(jù)存儲(chǔ)板與數(shù)模轉(zhuǎn)換板進(jìn)行了合并，減少了系統(tǒng)的成本以及需要的FPGA數(shù)量，相比于其它高速數(shù)據(jù)系統(tǒng)，實(shí)現(xiàn)了錄取、存儲(chǔ)和回放一體化，節(jié)省了系統(tǒng)資源，降低了數(shù)據(jù)傳輸方面的難度。
[0015]2.本實(shí)用新型不需要重復(fù)進(jìn)行A/D轉(zhuǎn)換，即使斷電，轉(zhuǎn)換的數(shù)據(jù)也保存在Flash陣列中而不會(huì)丟失，可以實(shí)現(xiàn)單板調(diào)試。
[0016]3.本實(shí)用新型的Flash矩陣進(jìn)行了冗余設(shè)計(jì)，速度和存儲(chǔ)容量可以在不改變硬件設(shè)計(jì)的情況下得到較大提升，相應(yīng)的提高最高數(shù)據(jù)回放速度。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017]圖1是本實(shí)用新型的總體原理框圖。
[0018]圖2是高速模數(shù)轉(zhuǎn)換模塊與數(shù)字信號(hào)處理模塊的連接圖。
[0019]圖3是本實(shí)用新型回放雷達(dá)信號(hào)數(shù)據(jù)的格式圖。
[0020]圖4是數(shù)字信號(hào)處理模塊內(nèi)FPGA模塊與PROM配置模塊的連接圖。
[0021]圖5是數(shù)字信號(hào)處理模塊與海量數(shù)據(jù)存儲(chǔ)模塊的連接圖。
[0022]圖6是海量數(shù)據(jù)存儲(chǔ)模塊中的Flash模塊冗余設(shè)計(jì)的原理圖。
[0023]圖7是數(shù)字信號(hào)處理模塊與高速數(shù)模轉(zhuǎn)換模塊的連接圖。
[0024]圖8是高速數(shù)模轉(zhuǎn)換模塊內(nèi)DAC模塊與IQ正交調(diào)制模塊的連接圖。
[0025]圖9是電源管理和時(shí)鐘管理模塊內(nèi)電源管理模塊結(jié)構(gòu)框圖。
[0026]圖10是電源管理和時(shí)鐘管理模塊內(nèi)時(shí)鐘管理模塊結(jié)構(gòu)框圖。

【具體實(shí)施方式】
[0027]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。
[0028]如圖1所示，本實(shí)用新型包括高速模數(shù)轉(zhuǎn)換模塊I，數(shù)字信號(hào)處理模塊II，海量數(shù)據(jù)存儲(chǔ)模塊III，高速數(shù)模轉(zhuǎn)換模塊IV，以及電源管理和時(shí)鐘管理模塊V五個(gè)部分。高速模數(shù)轉(zhuǎn)換模塊I將接收到的外部模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號(hào)，轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)數(shù)字信號(hào)處理模塊II存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊III，數(shù)字信號(hào)處理模塊II再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊III中的數(shù)字信號(hào)數(shù)據(jù)輸出到高速數(shù)模轉(zhuǎn)換模塊IV，進(jìn)行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信號(hào)，電源管理和時(shí)鐘管理模塊V分別對(duì)以上四個(gè)模塊供電和提供時(shí)鐘信號(hào)。
[0029]高速模數(shù)轉(zhuǎn)換模塊1:包括模擬信號(hào)輸入模塊和ADC模塊，其中:模擬信號(hào)輸入模塊既可以接收雙路差分模擬信號(hào)，也可以接收雙路單端模擬信號(hào)，再將單端模擬信號(hào)耦合轉(zhuǎn)換為雙端差分模擬信號(hào)，輸出同相和正交信號(hào)(IQ信號(hào))到ADC模塊；ADC模塊與數(shù)字信號(hào)處理模塊II中的FPGA模塊相連，ADC模塊選擇TI公司的雙通道12位數(shù)據(jù)位寬的ADS5402芯片，通過(guò)LVDS接口與FPGA模塊相連，最高800MSPS刷新速率，ADC模塊與FPGA模塊的連接，如圖2所示，INAP/N和INBP/N為ADS5402芯片的雙路差分電流輸入，F(xiàn)PGA模塊通過(guò)SPI接口完成對(duì)ADS5402芯片工作模式的配置，數(shù)據(jù)通過(guò)ADC5402芯片的差分1端口 DA [ 11:0]P/N和DB[11:0]P/N輸出到FPGA 1端口，速率可以達(dá)到500MHz (最高800MHz)，同時(shí)發(fā)送同步信號(hào)SYNCP/N和數(shù)據(jù)時(shí)鐘信號(hào)DACLKP/N，DBCLKP/N到FPGA 1端口；
[0030]數(shù)字信號(hào)處理模塊I1:包括FPGA模塊和PROM配置模塊，其中:FPGA模塊選擇Xilinx Virtex V芯片族中的高端芯片XC5VLX330芯片，該芯片具有最多1200個(gè)1端口，滿(mǎn)足1數(shù)量的要求，LVDS接口最高性能可達(dá)1.25Gb/s，內(nèi)部集成的SERDES可以實(shí)現(xiàn)低速和高速的相互轉(zhuǎn)換，用于控制ADC模塊的高速數(shù)據(jù)輸入和DAC模塊的高速數(shù)據(jù)輸出，除此之外該芯片有10368Kb的塊RAM容量，系統(tǒng)回放雷達(dá)信號(hào)的數(shù)據(jù)格式如圖3所示，即當(dāng)系統(tǒng)回放速度最快的時(shí)候，要求Is之內(nèi)發(fā)送400幀，每幀持續(xù)2.5ms (最慢幀250ms)，包含300us的數(shù)據(jù)和2200US的空閑操作，每幀子脈沖個(gè)數(shù)為20，子脈沖寬度為10us，根據(jù)圖3可計(jì)算得系統(tǒng)的緩存至少為3.6Mb，可知FPGA模塊的塊RAM容量滿(mǎn)足系統(tǒng)需求且有冗余進(jìn)行擴(kuò)展；PROM配置模塊選擇Platform Flash XL系列下的XCF128XFT64C芯片，該芯片容量為128Mb，能夠滿(mǎn)足FPGA模塊的配置要求，采用16位并行總線(xiàn)配置，配置的端口速度最高為50Mhz，本設(shè)計(jì)選用的40Mhz的晶振為其提供配置時(shí)鐘，配置方式選用從并配置，PROM配置模塊與卩卩64模塊連接方式如圖4所示40?128乂?了64(:芯片的地址線(xiàn)4[22:0]與XC5VLX330芯片相應(yīng)的地址線(xiàn)接口相連，16位數(shù)據(jù)線(xiàn)D [15:0]與XC5VLX330芯片相應(yīng)的數(shù)據(jù)線(xiàn)接口相連，外部晶振(低于50MHz)提供配置時(shí)鐘信號(hào)連接到XCF128XFT64C芯片的時(shí)鐘引腳K和XC5VLX330芯片的配置時(shí)鐘引腳CCLK，鎖存信號(hào)L引腳必須與XC5VLX330芯片指定引腳10_L9P_CC_GC_4相連，XC5VLX330芯片模式配置引腳M[2:0]電平設(shè)置為110，內(nèi)核電壓IV、輔助電壓
2.5V和1電壓3.3V由電源管理模塊提供。
[0031]海量數(shù)據(jù)存儲(chǔ)模塊II1:用于存儲(chǔ)所述ADC模塊轉(zhuǎn)換后數(shù)據(jù)的Flash陣列，采用Micron 公司的 NAND Flash MT29F8G16ADADAH4 作為存儲(chǔ)芯片，單片 Flash 容量為 8Gbit，采用3.3V電壓供電為，以頁(yè)單位進(jìn)行讀寫(xiě)，端口最快讀寫(xiě)速率為50MHz，本實(shí)用新型中采用40MHz為Flash陣列讀寫(xiě)時(shí)鐘，F(xiàn)lash芯片MT29F8G16ADADAH4由兩塊Flash die共同組成，可以對(duì)他們進(jìn)行交叉操作，增加數(shù)據(jù)的吞吐率，若采取兩塊Flash die同時(shí)運(yùn)行，讀取速度可以提高至32.55MW/S，采用八片芯片組成Flash陣列，最高讀取速度約為260MW/s，最高寫(xiě)入速度約為12.8MW/s，如圖5所示為FPGA模塊與單片F(xiàn)lash芯片連接圖，F(xiàn)lash芯片的I/0[15:0]為復(fù)用1端口，該端口可用于輸入命令、地址、數(shù)據(jù)以及與輸入輸出數(shù)據(jù)到FPGA模塊。為了減少冗余時(shí)間，增加數(shù)據(jù)寫(xiě)入速率，F(xiàn)PGA模塊中RAM緩沖區(qū)采用如圖6所示的格式寫(xiě)入Flash模塊，F(xiàn)PGA模塊內(nèi)設(shè)置四塊RAM緩沖區(qū)，采用了流水線(xiàn)寫(xiě)入模式，F(xiàn)lash(TFlash3寫(xiě)入I路數(shù)據(jù)，F(xiàn)lashrFlash7寫(xiě)入Q路數(shù)據(jù)，數(shù)據(jù)寫(xiě)入時(shí)，先寫(xiě)入RAMO，RAMO滿(mǎn)后切換到RAMl緩存，同時(shí)RAMO可以開(kāi)始數(shù)據(jù)的讀出，寫(xiě)入到FlashO中，RAMl的數(shù)據(jù)寫(xiě)入到Flashl中，以此類(lèi)推，寫(xiě)入一輪后，進(jìn)行第二輪寫(xiě)入，寫(xiě)入到FlashrFlash7中，按照此流水線(xiàn)寫(xiě)法，一直持續(xù)到數(shù)據(jù)文件寫(xiě)入結(jié)束。
[0032]高速數(shù)模轉(zhuǎn)換模塊IV:包括DAC模塊和IQ正交調(diào)制模塊，其中:DAC模塊選擇TI公司的DAC5681Z芯片，該芯片數(shù)據(jù)位寬為16位，通過(guò)LVDS接口與外部設(shè)備進(jìn)行連接，最高1.0GSPS刷新速率，內(nèi)部集成鎖相環(huán)，可以對(duì)輸入時(shí)鐘進(jìn)行倍頻，在不改變硬件設(shè)置的情況下可以增加數(shù)據(jù)的回放速度，如圖7所示給出了 FPGA模塊與DAC模塊的接口電路連接方式，在接收到觸發(fā)信號(hào)并且時(shí)鐘信號(hào)滿(mǎn)足的情況下，F(xiàn)PGA模塊通過(guò)SPI接口完成對(duì)DAC模塊工作模式的配置，F(xiàn)PGA模塊的差分1端口按Flash存儲(chǔ)空間的順序讀取數(shù)據(jù)，向DAC5681芯片的數(shù)據(jù)輸入口 D [ 15:0] P/N輸送數(shù)據(jù)，速率可以達(dá)到500MHz (最高IGHz)，并同時(shí)發(fā)送源同步時(shí)鐘SCLK和數(shù)據(jù)時(shí)鐘DCLKP/N到FPGA模塊的差分1端口開(kāi)始進(jìn)行數(shù)據(jù)的高速回放；IQ正交調(diào)制模塊選用TI公司的TRF3702芯片，該芯片的調(diào)制頻率為1.5GHz-2.5GHz，輸入信號(hào)帶寬700MHz，采用單端或者差分的IQ兩路信號(hào)輸入，接口連接使用方便，并可以與TI的多數(shù)DAC芯片實(shí)現(xiàn)無(wú)縫對(duì)接，通過(guò)電阻網(wǎng)絡(luò)將DAC模塊的輸出信號(hào)的共模電壓從3.3V變到了 3.7V，并提供了直流通路，TRF3702芯片與DAC模塊的連接方式如圖8所示。
[0033]電源管理和時(shí)鐘管理模塊V:包括電源管理模塊和時(shí)鐘管理模塊，其中:電源管理模塊為了減少各芯片之間電源的相互干擾，降低電源的噪聲，在不影響版圖設(shè)計(jì)的基礎(chǔ)上，采用了模擬芯片與數(shù)字芯片分開(kāi)供電，時(shí)鐘芯片與其它芯片分開(kāi)供電的原則，整個(gè)系統(tǒng)的電源輸入電壓為9V，整個(gè)電源管理模塊系統(tǒng)框圖如圖9所示；時(shí)鐘管理模塊，選擇精準(zhǔn)度較高的TCXO輸出40MHz時(shí)鐘信號(hào)通過(guò)時(shí)鐘端口輸入到PROM配置模塊和FPGA模塊，為數(shù)字信號(hào)處理模塊提供系統(tǒng)時(shí)鐘和配置時(shí)鐘，F(xiàn)PGA模塊內(nèi)部的數(shù)字時(shí)鐘管理模塊(DCM)對(duì)輸入時(shí)鐘進(jìn)行相應(yīng)變換，作為系統(tǒng)控制邏輯，同時(shí)為了保證FPGA模塊與ADC模塊、DAC模塊之間正確的數(shù)據(jù)通信，信號(hào)IQ兩路的同步，采用TI時(shí)鐘管理芯片⑶CM7005芯片對(duì)ADC模塊和DAC模塊時(shí)鐘進(jìn)行管理，VCXO輸入時(shí)鐘信號(hào)到⑶CM7005并同步到參考時(shí)鐘，⑶CM7005輸出多路差分時(shí)鐘信號(hào)供給ADC模塊和DAC模塊，同時(shí)輸出差分時(shí)鐘信號(hào)送到FPGA模塊，用于發(fā)送邏輯模塊，除此之外，IQ正交調(diào)制模塊采用VCO產(chǎn)生本振信號(hào)并用TRF3750芯片構(gòu)成的鎖相環(huán)增強(qiáng)頻率穩(wěn)定度，整個(gè)時(shí)鐘管理模塊系統(tǒng)框圖如圖10所示。
【權(quán)利要求】
1.一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:該系統(tǒng)包括高速模數(shù)轉(zhuǎn)換模塊(I)，數(shù)字信號(hào)處理模塊(II)，海量數(shù)據(jù)存儲(chǔ)模塊(III)，高速數(shù)模轉(zhuǎn)換模塊(IV)以及電源管理和時(shí)鐘管理模塊(V);高速模數(shù)轉(zhuǎn)換模塊(I)將接收到的外部模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換輸出I路和Q路兩路數(shù)字信號(hào)，轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)數(shù)字信號(hào)處理模塊(II)存儲(chǔ)到海量數(shù)據(jù)存儲(chǔ)模塊(III)，數(shù)字信號(hào)處理模塊(II)再將存儲(chǔ)在海量數(shù)據(jù)存儲(chǔ)模塊(III)中的數(shù)字信號(hào)數(shù)據(jù)按照信號(hào)特點(diǎn)輸出到高速數(shù)模轉(zhuǎn)換模塊(IV)，進(jìn)行數(shù)模轉(zhuǎn)換并輸出回放后的模擬信號(hào)，電源管理和時(shí)鐘管理模塊(V)分別對(duì)以上四個(gè)模塊供電和提供時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:所述高速模數(shù)轉(zhuǎn)換模塊(I)，包括模擬信號(hào)輸入模塊，ADC模塊；用于接收模擬信號(hào)的模擬信號(hào)輸入模塊與ADC模塊相連；模擬信號(hào)輸入模塊將輸入的單端模擬信號(hào)轉(zhuǎn)換為差分模擬信號(hào)發(fā)送給ADC模塊，ADC模塊將外部模擬信號(hào)轉(zhuǎn)換成I路和Q路兩路數(shù)字信號(hào)接數(shù)字信號(hào)處理模塊(II)。
3.根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:所述數(shù)字信號(hào)處理模塊(II)，包括PROM配置模塊，F(xiàn)PGA模塊；FPGA模塊與PROM配置模塊相連，高速模數(shù)轉(zhuǎn)換模塊(I)中的ADC模塊與FPGA模塊相連，PROM配置模塊用于存儲(chǔ)FPGA模塊邏輯的固化硬件程序，F(xiàn)PGA模塊在上電時(shí)從其中讀取數(shù)據(jù)進(jìn)行配置。
4.根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:所述海量數(shù)據(jù)存儲(chǔ)模塊(III)，包括由多個(gè)Flash芯片組成的Flash陣列，F(xiàn)lash陣列與FPGA模塊總線(xiàn)相連進(jìn)行數(shù)據(jù)的寫(xiě)入和讀取操作，F(xiàn)lash陣列存儲(chǔ)高速模數(shù)轉(zhuǎn)換模塊(I)中的ADC模塊輸出的I路和Q路兩路數(shù)字信號(hào)，在掉電重新上電后無(wú)需再次重復(fù)進(jìn)行A/D轉(zhuǎn)換。
5.根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:所述高速數(shù)模轉(zhuǎn)換模塊(IV)，包括DAC模塊，IQ正交調(diào)制模塊；DAC模塊與IQ正交調(diào)制模塊相連，數(shù)字信號(hào)處理模塊(II)中的FPGA模塊與DAC模塊相連，DAC模塊將數(shù)字信號(hào)處理模塊(II)中的FPGA模塊從海量數(shù)據(jù)存儲(chǔ)模塊(III)中讀出的數(shù)字信號(hào)轉(zhuǎn)換成I路和Q路兩路模擬信號(hào)，IQ正交調(diào)制模塊將DAC模塊輸出的I路和Q路兩路模擬信號(hào)進(jìn)行正交調(diào)制后輸出，模擬真實(shí)的雷達(dá)信號(hào)。
6.根據(jù)權(quán)利要求1所述的一種高速數(shù)據(jù)錄取存儲(chǔ)與回放系統(tǒng)，其特征在于:所述電源管理和時(shí)鐘管理模塊(V)，包括電源管理模塊，時(shí)鐘管理模塊；電源管理模塊負(fù)責(zé)分配電源，電源去耦以及為整個(gè)系統(tǒng)進(jìn)行供電；時(shí)鐘管理模塊為FPGA模塊的主時(shí)鐘和配置時(shí)鐘，ADC模塊和DAC模塊的主時(shí)鐘，IQ正交調(diào)制模塊的調(diào)制頻率提供時(shí)鐘信號(hào)。
【文檔編號(hào)】G01S7/02GK204028901SQ201420448280
【公開(kāi)日】2014年12月17日 申請(qǐng)日期:2014年8月8日 優(yōu)先權(quán)日:2014年8月8日
【發(fā)明者】孫瑞雪, 史治國(guó), 陳積明 申請(qǐng)人:浙江大學(xué)