專利名稱：：一種現場可編程門陣列器件中使用的互連線測試電路的制作方法
技術領域：
：本發明涉及一種互連線測試技術，特別地，涉及一種現場可編程門陣列器件中使用的互連線電路。
背景技術：
：現場可編程門陣列(FieldProgramableGateArray,FPGA)釆用的是邏輯單元'陣列(LogicCellArray,LCA)組成，其內部包括可配置邏輯模塊(ConfigurableLogicBlock,CLB)、輸出輸入模塊(InputOutputBlock,IOB)和內部連線(Interconnect,IR)三個部分；IOB可提供FPGA內部邏輯和封裝管腳之間的連接接口，CLB可用于實現FPGA芯片的邏輯和時序存儲功能，IR則用于實現FPGA芯片中CLB、IOB之間的信號通訊。在二維CLB陣列中存在諸如查找表(LookUpTable,LUT)以及寄存器等可配置邏輯和時序資源，實現邏輯設計和時序設計功能；在FPGA中每一個CLB對應一個開關矩陣(SwitchMatrix,SM),且SM的上下左右四邊的點之間由許多可編程互連點(ProgrammableInterconnectPoint，PIP)相連，SM之間則由一些互連線段(LineSegment,LS)相互連接。SM和LS共同構成了FPGA的互連資源，通過對PIP進行編程(配置)，可實現不同的互連功能。現有技術中的FPGA器件通常釆用單向驅動的PIP結構，如圖l所示，一個SRAM配置單元與一個傳輸管101加上緩沖邏輯102用以保證互連線的驅動能力，即現有的單向PIP是在配置單元和傳輸管之外增加了圖1中所示的緩沖邏輯102，才提高了驅動能力。由于FPGA器件的SM201中存在著由互連線段202連接方向相反的單向驅動PIP203,如圖2所示，在水平方向上，SM201中既存在自左向右的單向驅動PIP203，同時也存在自右向左的單向驅動PIP203。然而，在對FPGA器件中的互連資源進行測試時，通常需要構建一些被測互連線(WireUnderTest,WUT)覆蓋所有的LS和PIP。在現有的FPGA器件互連資源測試方法中，均需要在測試配置中分別導通SM中的水平、垂直、斜向的開關，形成覆蓋水平、垂直、斜向互連資源的被測互連線，然后再通過外加測試激勵或者利用FPGA器件中的CLB構建內建自測試(BuiltInSelf-Test,BIST)電路對被測互連線進行測試，以檢測互連資源中的故障。上述測試中釆用的是單向驅動PIP的FPGA器件，出現的問題就是在制造測試FPGA器件時配置形成兩組方向相反、位寬相同的互連線。如圖3所示，設定在SM中分別有三個驅動方向自左向右的PIP和三個驅動方向自右向左的PIP,那么在測試時就會配置形成一組位寬為三、自左向右和一組位寬為三、自右向左的被測互連線；另一方面，對于釆用了單向驅動PIP的FPGA器件，在利用該器件實現某些設計功能時，同樣可能形成如圖5所示的兩組方向相反，位寬相同的互連線。隨著FPGA測試技術的發展，對FPGA測試時配置形成的多位互連線，出現了另外兩種測試方法，一種是釆用直接通過FPGA器件的外部管腳加載測試激勵的方法，該方法的缺點就是若FPGA器件規模的增大，外部管腳數目的增長遠遠跟不上FPGA器件中互連資源數目的增多；因此，采用直接外加測試激勵的方法并不適用于在對現有大規模FPGA器件中的互連資源測試時所形成的互連線。另一種測試方法則是利用FPGA器件中的位于被測互連線兩端的CLB構建BIST電路；該方法改進了上述方法中外部管腳數目約束的問題。具體的BIST電路結構如圖4所示，在被測互連線的驅動端需要構建一個測試向量生成器(TestPatternGenerator,TPG)電路用于生成測試激勵，而在被測互連線的接收端需要構建一個測試響應分析器(OutputResponseAnalyzer,ORA)電路用于觀察測試響應。即可以通過利用FPGA器件的回讀功能觀察FPGA器件中的寄存器的值，因此，ORA電路可利用與被測互連線位數相同的寄存器構建。為了生成檢測被測互連線之間的橋接故障、固定故障，通常也需要利用與被測互連線位數相同的寄存器以及一些邏輯資源構建TPG電路。因此，假設每個CLB中的寄存器只有三個，如圖3所示，那么就需要兩次測試配置，第一個測試配置將利用左方的CLB構建TPG,而利用右方的CLB構建ORA，對自左向右的互連線進行測試，另一個測試配置則利用右方的CLB構建TPG，而利用左方的CLB構建ORA，對自右向左的互連線進行測試。這樣才能完成圖3中所示的兩組位寬為3、方向相反的互連線的測試。總之，本領域技術人員需要解決的一個技術問題就是在寄存器資源有限的情況下，如何實現位寬更大的兩組反方向等位寬互連線的同時測試的BIST電路。
發明內容本發明的目的是提供一種在寄存器數量不變時，實現位寬更大的兩組反方向等位寬互連線的同時測試的新的BIST電路，該BIST電路能夠縮短針對FPGA器件測試的測試時間，且降低了該器件的測試成本。為達到上述目的，本發明公開了一種FPGA器件中使用的互連線電路，包括偶數個向量生成和響應分析器，所述偶數個向量生成和響應分析器中的各個向量生成和響應分析器包括一個n輸入n輸出的邏輯組合電路和一組n位寄存器，其中，n取自然數；每兩個向量生成和響應分析器由方向相反、位寬為n的互連線連接組成內建自測試電路，所述內建自測試電路為第一向量生成和響應分析器的邏輯組合電路Q的輸入端連接第二向量生成和響應分析器的互連線B2的輸出端，第一向量生成和響應分析器的邏輯組合電路d的輸出端連接第一向量生成和響應分析器的寄存器&的輸入端，第6一向量生成和響應分析器的寄存器Ri的輸出端連接第一向量生成和響應分析器的互連線Bi的的輸入端，第一向量生成和響應分析器的互連線Bi的輸出端連接第二向量生成和響應分析器的邏輯組合電路Q的輸入端，第二向量生成和響應分析器的邏輯組合電路C2的輸出端連接第二向量生成和響應分析器的寄存器R2的輸入端，第二向量生成和響應分析器的寄存器R2的輸出端連接第二向量生成和響應分析器的互連線B2的輸入端；其中，所述寄存器Ri[t]的復位值全為O，R2[t]的復位值全為l，且所述邏輯組合電路C"C2滿足以下的邏輯關系對于邏輯組合電路Q、C2分別輸出的第0位邏輯值邏輯組合電路d、C2分別輸出的第0位邏輯值是各自通過Z個邏輯組合電路d、C2的輸入邏輯值異或得到，所述z為n位寄存器設定的特征多項式為l+f的值，CC/[m廣l]④dWl]dW隱l〗C2。-C2i[m廣l]C2i[m2-1]十…十(^[mk-l]對于邏輯組合電路Q的第l到n-l輸出的位邏輯值邏輯組合電路d輸出的第t位邏輯值是對應的邏輯組合電路C,前一位的輸入邏輯值，Cr[t]^C[t-l],1《t《n-l;對于邏輯組合電路C2輸出的第l到n-l位邏輯值若(:2&]為全0或者C[t]為全l時，則邏輯組合電路Q輸出的第啦等于對應的邏輯組合電路d前一位的輸入邏輯值的邏輯反C2°[t]=~C2i[t-l],l<t《n-l,其中，=~表示邏輯反；否則，則邏輯組合電路C2輸出的第t位等于對應的邏輯組合電路d前一位的輸入邏輯值C2°[t]=C2i[t-l],l《t<n-1;mk為所述特征多項式中的指數，k為自然數，l《k《n-l,其中，上述的上標o表示所述邏輯組合電路d、C2的輸出端，上標i表示所述邏輯組合電路C,、C2的輸入端，①表示邏輯異或。與現有技術相比，本發明具有以下優點首先，本發明提供一種針對FPGA器件中雙組反向等位寬互連線的BIST電路，該電路僅在互連線兩端分別使用n個寄存器就可以完成兩組位寬為n，方向相反的互連線的測試。本發明解決了在構建BIST電路時可配置使用的寄存器資源有限的缺點，并實現更大位寬的兩組反方向等位寬互連線的同時測試；另外，本發明的BIST電路可提高每次測試配置中所能測試的互連線位寬，從而減少對FPGA器件測試時(該測試包括制造測試和系統測試)的配置，同時縮短了測試時間，并降低了測試成本。(FPGA器件的測試時間取決于測試配置的數目)其次，本發明通過提供一種BIST電路，從而實現利用FPGA器件包含的CLB中有限的寄存器和邏輯資源，完成對FPGA器件在制造測試中可能配置形成的兩組方向相反，位寬相等的互連線的同時測試；即如果兩組反方向等位寬互連線的位數均為n,那么本發明的BIST電路僅需要在互連線的兩端分別使用到n個寄存器，即可完成兩組互連線的測試。再者，本發明可用于對釆用單向驅動PIP互連結構的FPGA器件進行互連資源測試，由于其將測試配置減少一半，因此可大大縮短測試時間，降低測試成本。本發明既適用于FPGA器件的制造測試，也適用于FPGA器件的在系統測試，因此可用于提高FPGA器件及其所在電子系統的可靠性。圖1為現有技術中的單向驅動PIP結構；圖2為開關矩陣中所存在的水平方向的自左向右和自右向左的單向驅動PIP的示意圖3為在FPGA進行制造測試時可能配置形成的兩組反方向等位寬的互連線示例示意圖4為現有技術中的BIST電路結構示意圖；圖5為本發明所提供的BIST電路結構示意圖；圖6為本發明的一種實施例的向量生成和相應分析器的結構示意圖。具體實施例方式為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖和具體實施方式對本發明作進一步詳細的說明。FPGA器件具有集成度高、體積小，可以通過用戶編程實現專門的應用功能，設計開發周期短、可重配置等優點，進而成為電子系統發展的熱點。FPGA基本結構中CLB是實現用戶功能的基本單元，多個邏輯功能塊通常規則地排成一個陣列結構，分布于整個FPGA芯片；IOB完成FPGA芯片內部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；IR包括各種長度的連線線段和一些可編程連接開關，它們將各個CLB或IOB連接起來，構成特定功能的電路。使用者可以通過編程決定每個單元的功能以及它們的互連關系，從而實現所需的邏輯功能。在測試時，FPGA可以被配置成與初始設計配置不同的形式。本發明的核心構思在于，通過在測試配置中利用FPGA器件中位于邊界處的CLB構建可同時作為TPG(測試向量生成器)和ORA(測試響應分析器)的測試電路，從而同時測試由方向相反的單向驅動PIP(可編程互連點)和互連線段所構建的兩組WUT(被測互連線)。本發明的一種現場可編程門陣列器件中使用的互連線測試電路包括向量生成和響應分析器(TRGandORA，TGAOA),所述向量生成和響應分析器可以為偶數個，且每兩個向量生成和響應分析器由方向相反、位寬為n的互連線連接并組成內建自測試電路；所述偶數個向量生成和響應分析器中的各個向量生成和響應分析器包括一個n輸入n輸出的邏輯組合電路和一組n位寄存器，其中，n取自然數。所述內建自測試電路的兩個向量生成和響應分析器的具體連接9關系為第一向量生成和響應分析器的邏輯組合電路Ci的輸入端連接第二向量生成和響應分析器的互連線B2的輸出端，第一向量生成和響應分析器的邏輯組合電路的輸出端Q連接第一向量生成和響應分析器的寄存器R!的輸入端，第一向量生成和響應分析器的寄存器R,的輸出端連接第一向量生成和響應分析器的互連線B!的的輸入端，第一向量生成和響應分析器的互連線Bi的的輸出端連接第二向量生成和響應分析器的邏輯組合電路C2的輸入端，第二向量生成和響應分析器的邏輯組合電路C2的輸出端連接第二向量生成和響應分析器的寄存器R2的輸入端，第二向量生成和響應分析器的寄存器R2的輸出端連接第二向量生成和響應分析器的互連線B2的輸入端；其中，所述寄存器RJt]的復位值全為O,R2[t]的復位值全為l;且所述邏輯組合電路Ci、C2需要滿足以下的邏輯關系的公式(2)至公式(6)。參照圖5和圖6所示，本發明所提供的BIST電路結構具體為1:兩個可同時作為TPG和ORA的TGAOA!和TGAOA2，兩組方向相反、位寬(即個數)均為n的被測互連線BJt]和B2[t]，(t取值范圍為:(KKn-l);2:TGAOA!由一個n輸入n輸出的邏輯組合電路d和一組n位寄存器RJt]組成；其中，C^的輸入C/即為B2[t]的輸出端，d的輸出Q。即為R,[t]的輸入，Ri[t]的輸出即為BJt]的輸入端；3:TGAOA2由一個n輸入n輸出的邏輯組合電路C2和一組n位寄存器R2[t]組成；其中，C2的輸入C2i即為BJt]的輸出端，C2的輸出C2。即為R2[t]的10輸入，R2[t]的輸出即為B2[t]的輸入端；其中，若n位LFSR(線性反饋移位寄存器)的特征多項式為1+jc附'+xm2+..+,(1)則:Q實現的邏輯為:d。dWl]十…十dW-l](2)d。[t]-C/[t隱l];(3)C2實現的邏輯為CC^mrl]C2i[m2-1]C^W-l](4)如果(:2&]的邏輯值全為0或者全為1:C20[t]=C2i[t-l];(5)否則C20[t]=C2i[t-l];(6)并且n位LFSR(線性反饋移位寄存器)RJt]的復位值為全O，R2[t]的復位值為全l;其中，mk為所述特征多項式中的指數，k為自然數，l《k《n-l，且t的取值范圍為l<t《n-l;需要說明的是，本申請文件中的上標o表示所述邏輯組合電路d、C2的輸出端，上標i表示所述邏輯組合電路Q、C2的輸入端，④表示邏輯異或，=表示邏輯反，所述C,[O]、C2。分別表示邏輯組合電路d、C2的第0位輸出的邏輯值；C[mk-l]、C2i[mk-1]分別表示邏輯組合電路Q、Q第mk-l位輸入的邏輯值；d。[t]、C2。[t]分別表示邏輯組合電路d、C2的第t位輸出的邏輯值；C[t-l]、02^1]分別表示邏輯組合電路d、C2第t-1位輸入的邏輯值。也就是說，公式(2)至公式(6)中等號左邊的邏輯組合電路Cj、C2的上標0表示邏輯組合電路d、C2的n位輸出，等號右邊的邏輯組合電路d、C2的上標i表示邏輯組合電路d、C2的n位輸入，即邏輯組合電路d、C2的輸出的第0位可以根據相應的n位線性反饋移位寄存器ii的特征多項式中所表明的mpm2，…，mk來對輸入的mpm2，…，mk位進行邏輯運算異或得到；m為特征多項式(1)中的指數，k為自然數，l<k<n-l。舉例來說上述公式(l),若11=3,即有3位LFSR的特征多項式為l+x2+x3,那么m!就等于2，m2就等于3,k就等于m2的下標2。或者，11=8時，即8位LFSR的特征多項式為l+x^^+x、x8，那么rm就等于2，m2就等于3，m3就等于4,1114就等于8,k就等于nu的下標4。公式(5)表示的是邏輯組合電路d、C2的第t位輸出值等于邏輯組合電路d、C2的第t-1位輸入值的邏輯反，若邏輯組合電路d、C2的第0位輸入為0，第l位輸入為l,第2位輸入為1，那么邏輯組合電路d、C2的第l位輸出就為l，第2位輸出為0，第3位輸出為0。在實際測試時，B,[t]、R,[t]、B2[t]、R2[t]、d、C2連接關系為參考圖6所示，在測試配置中，利用位于BJt]的驅動端即B2[t]的終止端的SM相應的CLB中的寄存器資源構建TGAOA,中的RJt];且利用位于B2[t]的驅動端即B,[t]的終止端的SM相應的CLB中的寄存器資源構建TGAOA2中的R2[t];該處的驅動端即為輸入端，終止端即為輸出端。另外，在測試配置中，利用位于B,[t]的驅動端即B2[t]的終止端的SM相應CLB中的邏輯資源構建的TGAOAi中的Ci;而利用位于Bt[t]的驅動端即B2[t]的終止端的SM相應CLB中的邏輯資源構建的TGAOA2中的C2;需要說明的是，測試配置中需要將Ri[t]的復位值配置全為O,R2[t]的復位值配置全為l;并且在測試配置中，每次測試配置所能測試的互連線的位寬n不能大于CLB中的寄存器的數目。具體的測試過程如下第一步首先將向量生成和響應的寄存器進行相對應的復位，即將RJt]復位全為O,R2[t]復位全為l;12第二步重復進行2"-l個以下過程子步驟a)加載一個周期的時鐘信號；子步驟b)進行一次回讀，得到該時鐘周期之后的R^t]和R2[t]的狀態，如果狀態與理想狀態不符，即說明互連線所使用的互連資源中存在故障。在實際應用中，對于子步驟a)加載一個周期的時鐘信號，即所述的寄存器都是由一個時鐘信號端的，只有在每個時鐘信號有效沿的時候，寄存器才會把數據輸入端上的邏輯值鎖存到寄存器中。因此，在測試時需要利用FPGA器件中專門用于時鐘信號布線的互連資源將BIST電路中寄存器的時鐘信號連接到外部端口上，或者可以通過相應端口上直接加載時鐘信號，或者可以通過邊界掃描端口掃描加載時鐘信號。對于子步驟b)進行一次回讀，該處的回讀操作是通過在FPGA器件的專門配置控制端口上加載一系列的控制信號序列來實現，所述控制信號序列將會把FPGA器件中的寄存器的值存到配置SRAM單元中，然后再把配置SRAM單元中的邏輯值由配置端口上掃描出來。這樣，就可以得知FPGA器件中的寄存器的邏輯值了。需要說明的是，在使用者進行的BIST測試時，對于確定相同位寬的兩組被測互連線，在測試過程中，B![t]和B2[t]上加載的測試激勵都是固定的，((Kt《n-l);例如當位寬為3時，在復位時，B,[t]上驅動端上加載的激勵就是RJt]的復位值lll,而B2[t]上加載的激勵就是R2[t]的復位值000;根據C2和d的輸入(C2i和CV，即B![t]和B2[t])輸出(C2。和d。，即R2[t]和RJt])邏輯對應關系，此時R2[t]和R4[t]的輸入端的邏輯值都為Oll,則在下一個時鐘周期之后，R2[t]和RJt]的理想邏輯值都應該為Oll。若BJt]和B2[t]的終止端的值不是lll和000,此時表現為互連線上13存在故障，而根據C2和d所實現的邏輯功能，R2[t]和RJt]的輸入端的邏輯值就不會是Oll，那么在下一個時鐘周期之后，R2[t]和R,[t]的邏輯值就不會是Oll。由于本發明的BIST電路設計決定了每個周期上在BJt]和B2[t]上所加載的激勵序列是確定的，而C2和d所實現的輸入輸出邏輯關系也是確定的，所以每個周期之后R2[t]和RJt]中的理想邏輯值也是確定的。因此，這樣如果回讀的時候發現R2[t]和R![t]中的邏輯值不是理想邏輯值，就說明互連線中出錯了。以下結合圖5和圖6對本發明所提供的針對FPGA器件中雙組反向等位寬互連線的BIST電路進行詳細描述。在FPGA中存在一個二維CLB陣列，在CLB中存在諸如LUT以及寄存器等可配置邏輯和時序資源，以設計的邏輯和時序功能。對應于每一個CLB都存在一個SM，所述SM的上下左右四邊的點之間由許多PIP相連，SM之間則由一些LS相互連接。SM和LS共同構成了FPGA的互連資源，通過對PIP進行編程或配置，可實現不同的互連功能。如圖5所示，互連線兩端的測試電路不再是只能實現測試激勵生成的TPG或者測試響應觀察的ORA，而是既可以實現測試激勵生成，也可以實現測試響應觀察的TGAOA。其中，TGAOAi和TGAOA2按照前面所介紹的結構說明進行構建的向量生成和響應分析器。以圖3中所示的兩組位寬為3、方向相反的互連線為例，相應的TGAOA！和TGAOA2的結構如圖6所示。設定位寬為3的LFSR的特征多項式為1++V;則有，在d中，d。:di[1]cV[2hB2[1]B2[2]，且d0[1]=CV[O]=B2,d0[2]=C/[1]=B2[l];在C2中，C2。=C2i[l]C^P^BJl]B"2]，且C2。[1]和C2。[2]的邏輯值則與B,、BJl]、B![2]有關；當B![O]、B,[l]、BJ2]全為0或者全為1時，C2。[l]和C/[2]的值就分別等于B!和B,[1]的邏輯反，否則，就直接等于BJO]和Bi[l]的邏輯值。d和C2的邏輯設計使得Q和C2可實現如下表一的邏輯關系d和C2的輸入輸出映射關系；和表二TGAOAi和TGAOA2所生成的測試激勵序列所示的輸入輸出邏輯映射關系，表一.<table>tableseeoriginaldocumentpage15</column></row><table>其中，表一中的C[O:2]代表邏輯組合電路中的C/、C/[1〗、C加；d。代表邏輯組合電路中的CV[O]、d°[l]、d。[2];C2i代表邏輯組合電路中的^、C2;[l]、&[2];C2°代表邏輯組合電路中的C2°、C2°[l]、C2°[2];表二中的B2代表被測互連線中的B2、B2[l]、B2[2];BJO:2]代表被測互連線中的B,[O]、B,[l]、BJ2];需要注意的是，Q和C2的輸入輸出邏輯映射關系都滿足以下的屬性即對于23種輸入組合的任何一種，都有唯一的一種輸出組合與之對應。Ci和C2邏輯組合電路的這種屬性使得它們能夠將B2和BJO:2]對任何一種測試激勵的響應結果唯一地轉化成另外一種邏輯值組合。因此，如果B2和Bi為某種測試激勵出現錯誤的響應，則相應地，RJO:2]和R2中會出現錯誤的邏輯值組合，從而在對FPGA進行回讀操作并觀察Ri[O:2]和112中的邏輯值時，可以檢測出故障。另外，通過將Ri[O:2]和R2的復位值設為全0和全l，則包括復位周期的23-1=7個時鐘周期中，TGAOAi和TGAOA2可以在BJO:2]和B2上生成如上表一和表二所示的激勵序列，可以看出這個激勵序列組合可以保證檢測出BJO:2]和B2任何兩條互連線之間的橋接故障和固定故障。在使用本發明所提供的BIST電路進行測試時，可能會出現互連線的位寬n超過可用寄存器的數目m的情況，這時可以將被測互連線分成多個位寬為m的兩組反方向等位寬的互連線，然后在多次測試配置中進行測試。顯然，在這種情況下，相比于傳統的BIST電路結構，采用本發明所提供的BIST電路進行測試所需要的配置要少得多。(傳統BIST電路需要卩"—個配置，而本發明僅需要「"^1個配置)本發明提出的一種新的適用于單向驅動PIP互連結構的FPGA互連資源測試方法主要是針對現有的大規模FPGA器件中所釆用的單向驅動PIP互連結構以及CLB中邏輯和寄存器資源有限的特點，通過在測試配置中利用FPGA器件中位于邊界處的CLB構建可同時作為TPG和ORA的測試電路，從而同時對由方向相反的單向驅動PIP和互連線段所構建的兩組WUT進行測試。該方法對釆用單向驅動PIP互連結構的FPGA器件進行互連資源測試時，可以將測試配置的數目減少一半，從而大大降低測試成本。由于該方法釆用BIST(內建自測試)方案，可同時適用于FPGA器件中互連資源的制造測試以及在系統測試。以上對本發明實施例中一種現場可編程門陣列器件中使用的互連線電路進行了詳細描述；為了簡單描述，故將其都表述為單元的組合，但是本領域技術人員應該知悉，本發明并不受所描述的結構單元位置關系的限制。另外，本領域技術人員也應該知悉，說明書中所描16述的實施例均屬于優選實施例，所涉及的動作和單元并不一定是本發明所必須的。本說明書中的各個實施例均釆用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。以上對本發明所提供的一種FPGA器件中使用的互連線電路進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發明的方法及其核心思想；同時，對于本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用范圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。1權利要求1、一種現場可編程門陣列器件中使用的互連線測試電路，其特征在于，包括偶數個向量生成和響應分析器，所述偶數個向量生成和響應分析器中的各個向量生成和響應分析器包括一個n輸入n輸出的邏輯組合電路和一組n位寄存器，其中，n取自然數；每兩個向量生成和響應分析器由方向相反、位寬為n的互連線連接組成內建自測試電路，所述內建自測試電路為第一向量生成和響應分析器的邏輯組合電路C1的輸入端連接第二向量生成和響應分析器的互連線B2的輸出端，第一向量生成和響應分析器的邏輯組合電路C1的輸出端連接第一向量生成和響應分析器的寄存器R1的輸入端，第一向量生成和響應分析器的寄存器R1的輸出端連接第一向量生成和響應分析器的互連線B1的的輸入端，第一向量生成和響應分析器的互連線B1的輸出端連接第二向量生成和響應分析器的邏輯組合電路C2的輸入端，第二向量生成和響應分析器的邏輯組合電路C2的輸出端連接第二向量生成和響應分析器的寄存器R2的輸入端，第二向量生成和響應分析器的寄存器R2的輸出端連接第二向量生成和響應分析器的互連線B2的輸入端；其中，所述寄存器R1[t]的復位值全為0，R2[t]的復位值全為1，且所述邏輯組合電路C1、C2滿足以下的邏輯關系對于邏輯組合電路C1、C2分別輸出的第0位邏輯值為邏輯組合電路C1、C2分別輸出的第0位邏輯值是各自通過z個邏輯組合電路C1、C2的輸入邏輯值異或得到，所述z為n位寄存器設定的特征多項式為的值，對于邏輯組合電路C1輸出的第1到n-1位邏輯值邏輯組合電路C1輸出的第t位邏輯值是對應的邏輯組合電路C1前一位的輸入邏輯值，C1°[t]＝C1i[t-1]，1≤t≤n-1；對于邏輯組合電路C2輸出的第1到n-1位邏輯值若C2i[t]為全0或者C2i[t]為全1時，則邏輯組合電路C2輸出的第t位等于對應的邏輯組合電路C1前一位的輸入邏輯值的邏輯反C2°[t]＝～C2i[t-1]，1≤t≤n-1，其中，＝～表示邏輯反；否則，則邏輯組合電路C2輸出的第t位等于對應的邏輯組合電路C1前一位的輸入邏輯值C2°[t]＝C2i[t-1]，1≤t≤n-1；mk為所述特征多項式中的指數，k為自然數，1≤k≤n-1，其中，上述的上標o表示所述邏輯組合電路C1、C2的輸出端，上標i表示所述邏輯組合電路C1、C2的輸入端，表示邏輯異或。全文摘要本發明涉及一種現場可編程門陣列器件中使用的互連線測試電路，包括偶數個向量生成和響應分析器，所述偶數個向量生成和響應分析器中的各個所述向量生成和響應分析器包括一個n輸入n輸出的邏輯組合電路和一組n位寄存器，其中，n取自然數；且每兩個向量生成和響應分析器由方向相反、位寬為n的互連線連接并組成內建自測試電路，本發明的內建自測試電路在寄存器數量不變時，能夠實現位寬更大的兩組反方向互連線的同時測試，并能夠縮短FPGA器件的測試時間，且降低FPGA器件的測試成本。文檔編號G01R31/317GK101464494SQ20091007707公開日2009年6月24日申請日期2009年1月19日優先權日2009年1月19日發明者馮建華,徐文華,騰林,王陽元申請人:北京大學
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