應用FPGA實現ATE測試波形的Verilog編碼方法
【專利摘要】本發明公開了一種應用FPGA實現ATE測試波形的Verilog編碼方法，采用task語句構建向量周期信號集合的描述，對ATE測試周期向量進行分析，歸類周期種類集合；在verilog代碼中的向量周期信號描述集合區，對周期種類集合中每種周期對應信號行為進行具體描述，構建出向量周期信號描述集合，向量周期信號描述集合中各個周期信號采用周期信號波形為特征關鍵字作識別命名周期描述名；利用Case條件語句，以向量周期數作為Case語句觸發條件，以周期描述名作為條件選擇對象，將周期描述名與指定時鐘周期數進行關聯，構建出與ATE測試向量描述對應的向量輸出列表。本發明能提高由ATE測試向量向FPGA設計實現轉換的開發效率和靈活性，能降低開發難度，提高設計效率。
【專利說明】應用FPGA實現ATE測試波形的Ver i log編碼方法
【技術領域】
[0001]本發明涉及半導體制造領域，特別是涉及一種應用FPGA實現ATE測試波形的Verilog編碼方法。
【背景技術】
[0002]FPGA(現場可編程門陣列)通常用來進行電路設計驗證或產品定制。由于其具有邏輯功能設計實現的強大能力，在測試領域，FPGA還被用來產生特定測試波形向量，以代替專業的測試系統實現一些測試應用。在代替ATE (自動測試設備)實現測試波形輸出的應用中，需要通過硬件描述語言將ATE測試向量轉換成FPGA設計輸出。ATE向量波形具有基于時鐘周期、周期間信號無邏輯關系的特點，采用傳統的基于電路功能描述的FPGA硬件描述方法沒有體現出與ATE向量格式對應的顯性特征，導致verilog代碼中對向量信號描述的可讀性及可編輯性降低，給ATE向量轉換的一致性檢查和修改編輯帶來困難，導致開發效率不高。
【發明內容】
[0003]本發明要解決的技術問題是提供一種應用FPGA實現ATE測試波形的Verilog編碼方法，提高由ATE測試向量向FPGA設計實現轉換的開發效率和開發靈活性，降低開發難度，節約開發所需時間，提高設計效率。
[0004]為解決上述技術問題本發明應用FPGA實現ATE測試波形的Verilog編碼方法，采用task結構語句和Case條件語句，編碼主體結構由向量周期信號描述集合區和向量輸出列表區兩部分組成，包括:
[0005]對ATE測試向量的周期向量進行分析，歸類出一個基于周期種類的集合；
[0006]在verilog代碼中的向量周期信號描述集合區，采用task結構語句對周期種類集合中的每種周期對應的信號行為進行具體描述，構建出向量周期信號描述集合，向量周期信號描述集合中的各個周期信號采用周期信號波形為特征的關鍵字作識別命名周期描述名；
[0007]對照ATE測試向量輸出的周期時序關系，在verilog代碼中，利用Case條件語句結構，以時鐘周期數作為Case觸發條件，以周期描述名作為條件選擇內容，將周期描述名與指定時鐘周期數進行關聯，進一步構建出與ATE測試向量描述一一對應的向量輸出列表；其中的指定時鐘周期數，來自于ATE測試向量中各向量周期的時序先后關系，即ATE測試向量中的最早輸出的周期內容對應的指定周期數為1，其后輸出的周期內容對應的周期數則依照周期輸出先后順序依次為2，3，…，等等。其中，向量輸出列表的每一行，包含周期數及周期描述名。
[0008]其中，所述向量周期信號描述集合包含ATE測試向量所有周期種類的描述，所述向量周期信號描述集合中的一項對應一種周期信號波形的具體描述。
[0009]其中，所述周期描述名與所描述的周期信號的波形特征具有顯性表征的關聯性，所述顯性表征的關聯性為所述向量輸出列表中的周期描述名及指定時鐘周期數組合與ATE測試向量中的周期向量及周期數組合具有一一對應關系。
[0010]其中，所述向量輸出列表能通過格式轉換程序工具由ATE測試向量轉換獲得。所述格式轉換程序工具能由任意一種通用計算機語言開發實現，轉換過程包括向量行周期數計算生成及使用字符替換、字符組合等方法得到Verilog語言格式的向量輸出列表內容(上述轉換工具為本領域常用技術不再贅述)。
[0011]本發明在Verilog代碼描述中由于采用了 Task結構化描述及Case條件結構的方法，非常方便地構建出了一個與ATE測試向量描述格式非常近似的向量列表描述電路行為主體，由于所述的向量列表又可以方便地利用格式轉換工具由ATE測試向量轉換而來，所以不管ATE測試向量的深度多長(即周期數多大)或如何變化，轉換過程的自動化確保了轉換的可靠性和高效性。所以針對一個集成電路產品的ATE波形FPGA轉換開發的主要工作主要集中在向量周期信號集合區的代碼描述上，即使用Task結構語句描述出該產品對應的一個信號周期內的所有信號的所有可能波形的集合，而這部分設計工作帶來的工作量十分有限。而采用傳統的FPGA代碼設計方法，整個代碼描述過程完全由設計者逐一手動輸入，而且代碼主體與ATE向量主體沒有顯性的關聯性，導致當ATE向量內容發生改變時，相應的Verilog代碼的修改非常不靈活并且容易出錯，因此，使用傳統方法來開發ATE向量波形轉換的應用中，不管是設計過程還是調試過程都給開發者帶來巨大工作量。這種工作量在使用FPGA進行新產品設計驗證或產品定制設計中也許是可以承受的，但是對于ATE向量波形這類應用而言則是不可承受的。基于上述原因，在未采用本發明所述的技術方案前，開發一個ATE向量轉PFGA的項目需要5天左右，而采用本方案后，只需要I天便能完成整個項目的工作，極大地提高了開發效率。
【專利附圖】
【附圖說明】
[0012]下面結合附圖與【具體實施方式】對本發明作進一步詳細的說明:
[0013]圖1是本發明方法的verilog編碼主體結構示意圖。
[0014]圖2是本發明一實施例的實施流程示意圖。
[0015]附圖標記說明
【具體實施方式】
[0016]在一個應用里，需要在遠離ATE的環境中給任意某個集成電路芯片施加任意某個激勵向量信號波形，使其進入對應的電路動作狀態。由于ATE的可移動限制，我們需要利用FPGA來代替ATE完成上述的激勵向量波形，以達到應用目的。
[0017]本發明描述的方法被利用在該應用中的FPGA向量生成開發中。圖2揭示了該應用實例。在該應用實例中，首先對待應用的ATE測試向量進行分析，提取出向量中所需的信號管腳數，然后在Verilog代碼中對信號管腳進行定義描述。然后，進一步提取ATE向量中所用的測試周期信息，根據該周期信息，在Verilog代碼中設計出一個參考時鐘，以其作為后續測試向量波形生成的周期計數及波形時序控制的時間參考基準。流程I中的步驟I到步驟4對應于上述過程描述，這些均為常規verilog設計方法范疇。
[0018]流程I中的步驟5到步驟8，及流程2的步驟I和2則對應于本發明的主要
【發明內容】
，下面作進一步描述。
[0019]在步驟5中，需要對所述的ATE測試向量進行向量周期波形種類的歸納，即歸納出的周期波形種類，能夠代表ATE向量中包含的所有周期的波形表現情況，波形種類的數量，和芯片管腳數及波形格式有關。
[0020]然后在流程I的步驟6中，用Verilog代碼對上述的波形種類進行逐一描述定義。具體方法為，在Verilog中采用Task語句結構,對每一種周期波形進行Verilog代碼描述定義。向量周期信號描述集合中的各個周期信號采用周期信號波形為特征的關鍵字作識別命名周期描述名，即每種周期波形描述對應于一個Task命名，我們稱之為向量周期描述名，它以對應的ATE向量周期內容作為區別特征，舉例，ATE向量周期內容為“LHL”的周期種類對應的向量周期描述名為”cyc_LHL”，其包含ATE向量周期的顯性特征。對每一種向量周期的描述完成后，便在Verilog代碼中完成了“向量周期信號描述”的集合的構建。
[0021]在流程I的步驟7中,在Verilog代碼中使用Case條件語句構造出“向量輸出列表區”的代碼結構，其中以前述的時鐘周期數作為Case選擇的觸發條件，以下述格式的內容作為Case選擇項對象:“周期數:向量周期描述名”。此時，向量輸出列表區只有格式上的內容，具體的內容需要在流程I的步驟8中獲得。
[0022]在流程I的步驟8中，利用流程2所開發的格式轉換軟件工具，將所述ATE測試向量轉換為“向量輸出列表區”格式的內容，然后通過復制粘貼的方式將其插入到上述步驟7所構建出的“向量輸出列表區”，完成向量輸出列表區的具體內容化。
[0023]接著，在流程I的步驟9到步驟13中，實施FPGA開發的常規步驟。將上述開發的Verilog代碼作進一步常規性完善編寫后，燒錄到FPGA系統板中，然后對其進行輸出調試，驗證其輸出波形與預期的ATE向量波形一致后，便完成了整個開發工作，可以將開發好的FPGA系統作為應用中所需的替代ATE工作的向量波形輸出設備。
[0024]流程2的內容也是本發明的有機部分，步驟I中先對Verilog代碼中“向量輸出列表區”格式與ATE向量格式的異同進行分析，然后在步驟2中使用任意一種通用計算機語言(如Perl等)開發出實現ATE向量格式內容向“向量輸出列表區”格式內容轉換的文本轉換工具，轉換過程包括向量行周期數計算生成及使用字符替換、字符組合等，該工具對于某種格式的ATE測試向量具有通用性。
[0025]以上通過【具體實施方式】和實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。
【權利要求】
1.一種應用FPGA實現ATE測試波形的Verilog編碼方法，采用task結構語句和Case條件語句，編碼主體結構由向量周期信號描述集合區和向量輸出列表區兩部分組成，其特征是，包括: 對ATE測試向量的周期向量進行分析，歸類出一個基于周期種類的集合； 在verilog代碼中的向量周期信號描述集合區，采用task結構語句對周期種類集合中的每種周期對應的信號行為進行具體描述，構建出向量周期信號描述集合，向量周期信號描述集合中的各個周期信號采用周期信號波形為特征的關鍵字作識別命名周期描述名； 對照ATE測試向量輸出的周期時序關系,在verilog代碼中,利用Case條件語句結構，以時鐘周期數作為Case觸發條件，以周期描述名作為條件選擇內容，將周期描述名與指定時鐘周期數進行關聯，進一步構建出與ATE測試向量描述一一對應的向量輸出列表；其中，向量輸出列表的每一行，包含周期數及周期描述名。
2.如權利要求1所述應用FPGA實現ATE測試波形的Verilog編碼方法，其特征是:所述向量周期信號描述集合包含ATE測試向量所有周期種類的描述，所述向量周期信號描述集合中的一項對應一種周期信號波形的具體描述。
3.如權利要求1所述應用FPGA實現ATE測試波形的Verilog編碼方法，其特征是:所述周期描述名與所描述的周期信號的波形特征具有顯性表征的關聯性，所述顯性表征的關聯性為所述向量輸出列表中的周期描述名及指定時鐘周期數組合與ATE測試向量中的周期向量及周期數組合具有一一對應關系。
4.如權利要求1所述應用FPGA實現ATE測試波形的Verilog編碼方法，其特征是:所述向量輸出列表能通過格式轉換程序工具由ATE測試向量轉換獲得。
【文檔編號】G01R31/3183GK103969574SQ201310030605
【公開日】2014年8月6日 申請日期:2013年1月28日 優先權日:2013年1月28日
【發明者】曾志敏 申請人:上海華虹宏力半導體制造有限公司
專業數控銑床產品供應商
20年生產經驗，實力工廠，精工品質，質量有保障
