專利名稱：可編程電壓監測電路的制作方法
技術領域：
本發明涉及電壓監測，具體地說涉及一種可編程電壓監測電路。
背景技術：
目前一般應用的可編程電壓監測電路，其每個編程管腳有接電源、接 地和懸空三種狀態；每個管腳產生兩個開關控制信號，用來控制一個同相 放大器的輸入電阻，該同相放大器在輸入電阻不同的情況下有不同的放大 倍數，以此產生不同的監測電壓。這種可編程電壓監測電路有3"中不同的 電壓設置狀態，其中N代表了編程管腳數目。
在可編程電壓監測電路的應用中要注意以下幾個要點
1) 要求兩個相鄰監測電壓的值不能相離太遠，否則會降低電壓編程 精度，以兩個相鄰監測電壓相差0.1v為佳；
2) 電壓檢測的范圍要廣，否則電壓監測電路的應用范圍就會受到限 制，目前較常用的電壓有5v、 3.3v、 2.5v、 1.8v這幾個值， 一個較好的可 編程電壓監測電路應該能覆蓋上述電壓范圍；
3) 編程設定的管腳要少，編程設置方式要簡單，以便減小PCB面積 的損耗；
4) 產生的功耗要小。
根據以上幾點的要求，我們可以看到上述的可編程電壓監測電路具有 以下缺點
首先，在編程精度為O.lv (指兩個相鄰監測電壓相差O.lv)，采用三 個編程管腳的情況下，由于三個管腳只能有31^ =27種狀態，則編程的可 變范圍只有2.7v，不能覆蓋1.8v到5v的整個范圍，為了擴大電壓覆蓋范 圍，勢必要增加編程管腳，這樣就會造成PCB面積的損耗。
其次，該電路采用電阻形式的同相放大器，在放大時放大器的電阻形 成了到地電位的直流通路，會產生較大的直流功耗。
發明內容
為了解決上述技術問題，本發明提出了一種可編程電壓監測電路，該 電路在不增加編程管腳的前提下，可以增加編程狀態，擴大可覆蓋電壓的 范圍。
為了實現上述目的，本發明采用了如下技術方案
可編程電壓監測電路，包括編程控制電路、監測電壓產生電路和電壓 實時監測電路，所述編程控制電路包括編程狀態選擇端和狀態判斷電路， 所述編程狀態選擇端用于供用戶選擇接地、接電源、懸空和懸空相連四種 編程狀態之一，所述狀態判斷電路根據用戶選擇的編程狀態產生對應的控
制信號并輸出至監測電壓產生電路；所述監測電壓產生電路根據輸入的所 述控制信號產生對應的監測電壓輸出至電壓實時監測電路；所述電壓實時 監測電路比較監測電壓與待監測電壓，產生相應的監測結果。
所述狀態判斷電路包括單個管腳狀態判斷電路、懸空判斷電路和懸空 相連判斷電路；所述單個管腳狀態判斷電路，其輸入端與編程狀態選擇端 相連，用以產生與編程狀態選擇端分別為接地、接電源或懸空這三種編程 狀態時對應的控制信號，并輸出至監測電壓產生電路和懸空判斷電路；所 述懸空判斷電路監測單個管腳狀態判斷電路產生的控制信號，在判斷到編 程狀態選擇端出現多個懸空狀態時產生對應控制信號并輸出至懸空相連判 斷電路；所述懸空相連判斷電路的輸入端與編程狀態選擇端相連，所述懸 空相連判斷電路響應懸空判斷電路輸入的控制信號，在判斷到編程狀態選 擇端出現懸空相連狀態時產生控制信號并輸出至監測電壓產生電路。
所述懸空判斷電路包含數字運算電路，所述數字運算電路用于對任意 兩個單個管腳狀態判斷電路產生的控制信號進行數字運算，當判斷所述兩 個管腳同時處于懸空狀態時，輸出相應控制信號到懸空相連判斷電路。
所述數字運算電路包括第一或非門和第一與門，所述懸空相連判斷電 路包括第二或非門、鎖存器和第二與門，所述第一或非門兩輸入端分別輸 入所述單個管腳狀態判斷電路輸出的控制信號，輸出端分別與第一與門和 第二與門一輸入端相連；所述第一與門另一輸入端為時鐘信號輸入端，輸 出端與所述鎖存器時鐘信號輸入端相連；所述第二或非門兩輸入端分別輸 入編程狀態選擇端輸出的信號，輸出端與所述鎖存器輸入端相連，所述鎖 存器輸出端與所述第二與門另一輸入端相連，所述第二與門輸出對應于懸 空相連狀態的控制信號至監測電壓產生電路。
所述鎖存器為D型觸發器。
所述懸空相連判斷電路還包括電平形成電路，所述電平形成電路包含 與所述第二或非門一輸入端相連的第一節點和與所述第二或非門另一輸入 端相連的第二節點，所述第一節點與第二節點分別與兩編程狀態選擇端相 連，用于在懸空不相連狀態時產生邏輯相反電平，在懸空相連狀態時產生 邏輯相同電平。
所述監測電壓產生電路包括開關電容積分器，所述開關電容積分器包 含采樣電容、積分電容、基準源、兩相不交疊時鐘和運算放大器，所述采 樣電容用于將所述編程控制電路輸出的控制信號耦合至運算放大器一輸入 端，所述積分電容跨接在所述運算放大器輸入端與運算放大器輸出端之間， 所述運算放大器另一輸入端與基準源相連，所述編程控制電路輸出的控制 信號控制改變采樣電容值從而使得監測電壓對應變化。
所述電壓實時監測電路中包括開環比較器，所述開環比較器兩輸入端 分別與監測電壓產生電路輸出的監測電壓和待監測電壓相連。
與現有技術相比，本發明的有益效果是
本發明通過加入對懸空相連的判斷，提供了比現有的監測電路更多的 編程狀態，從而在不增加編程管腳和改變編程方式的前提下，擴大了監測 電路可覆蓋電壓的范圍。
進一步的，監測電壓發生監測電壓產生電路采用開關電容的實現形 式，避免了放大工作時期反饋部分到地電位直流通路的形成，從而降低了 直流功耗。
圖1是本發明實施例的電路模塊示意圖2是本發明實施例中用到的四個異步時鐘信號示意圖3是本發明實施例中編程控制電路的門級電路示意圖4是本發明實施例中監測電壓產生電路和實時監測電路的門級電路 示意圖5—A是本發明實施例中采用的開關電容積分器原理圖； 圖5—B是本發明實施例中開關電容積分器一種狀態下的等價電路原 理圖6是本發明實施例中開關電容積分器用到的兩相不交疊時鐘電路示 意圖7是本發明實施例中開關電容積分器用到的兩相不交疊時鐘信號示 意圖。
具體實施例方式
下面結合附圖對本發明具體實施方式
進行詳細說明。
參看圖1，本發明實施例的可編程電壓監測電路是通過對編程管腳采 取不同的連接方式接電源、接地、懸空、兩管腳懸空并且相連來設定不 同的監測電壓值，該電路包括編程控制電路、監測電壓產生電路和電壓實 時監測電路。其中，編程控制電路包括單個管腳狀態判斷電路、懸空判 斷電路、懸空相連判斷電路和三個異步時鐘信號輸入。監測電壓產生電路 包括五個控制信號輸入和一個異步時鐘信號輸入。下面首先對編程控制電 路的工作過程進行具體說明。
本發明實施例的可編程電壓監測電路共有四個異步時鐘信號CkO、
Ckl、 Ck2和Ck3，如圖2所示，這四個時鐘具有相同的周期T3，同時維 持高電平的時間也相同，都為Tl。 Ckl的高電平到來時間相對CkO的高電 平到來時間延遲T2， Ck2和Ck3的高電平到來時間分別相對Ckl和Ck2 的高電平到來時間也延遲T2。其中CKO和Ckl這兩相時鐘用來對單個管 腳的狀態進行判斷時提供時鐘信號，Ck2用來在判斷兩個管腳有沒有相連 時提供時鐘，Ck3用來在產生監測電壓時提供時鐘。
編程控制電路的門級電路參見圖3，圖3及隨后的各附圖中的①表示 由MOSFET (金屬氧化物型場效應管)構成的開關，②上的符號表示控制 開關閉合和斷開的控制信號，例如當②上的符號為Phl時，則表示該開關 由Phl控制其閉合和斷開。所有的開關都是在控制信號為高電平的時候閉 合，為低電平的時候斷開。圖3中示出了PIN0腳和PIN1腳的管腳狀態判 斷電路。由于兩者電路結構相同，現以PINO腳判斷電路為例對其工作原 理進行說明。PINO腳管腳狀態判斷電路包括開關管Qll、 Q12、 Q13、 Q14、 Q15、 Q16,第一觸發器Tll、第二觸發器T12，本實施例中均采用D型觸 發器，此外還包含第一和第二電阻分壓電路，兩電阻分壓電路各包含分壓 電阻1R和9R，表示兩個分壓電阻的電阻比例為1: 9，其中第一電阻分壓 電路的兩電阻一端交匯于第一觸發器Tll的輸入端，阻值1R的電阻另一 端與開關管Q11相連，阻值9R的電阻另一端與開關管Q15相連；第二電 阻分壓電路的兩電阻一端交匯于第二觸發器T12的輸入端，阻值9R的電 阻另一端與開關管Q12相連；阻值1R的電阻另一端與開關管Q16相連。 第一觸發器Tll和第二觸發器T12的時鐘信號分別為CKO和CK1，開關 管Oll、 013和015受時鐘信號CKO控制，012、 014和016受時鐘信號CK1控制。在CkO為高電平的時候，圖3中單個管腳狀態判斷電路里由 CkO控制的開關全部閉合，其余開關全部斷開，即開關管Q11、Q13和Q15 閉合，開關管Q12、 Q14和Q16斷開，同時由CkO控制的第一觸發器Tll 的輸出Q等于輸入D。此時如果PINO接電源(VDD)，那么Dl和Sl的 電壓都為VDD ('r);如果PINO接地(VSS)，那么D1和S1的電壓都 為VSS ('0，)；如果PINO懸空，那么對于圖3中單個管腳狀態判斷電路 里第一電阻分壓電路所示的電阻比例1R和9R，可以根據電阻分壓的原理 得到D1的電壓為^rZ)Z)/10，Sl的電壓經過觸發器內部的門電路整形之后 為理想的數字高電平('r)。 CkO由高電平變為低電平之后，由CkO控制 的開關全部斷開，同時由CkO控制的D型觸發器的輸出Sl被鎖在CkO為 高電平時得到的電壓。
在Ckl由低電平變為高電平之后，圖3中單個管腳狀態判斷電路里由 Ckl控制的開關全部閉合，其余開關全部斷開，即開關管Qll、 Q13和Q15 斷開，開關管Q12、 Q14和Q16閉合。由Ckl控制的第二觸發器T12的輸 出Q等于輸入D。此時如果PINO接電源(VDD)，那么D2和S2的電壓 都為VDD ( );如果PINO接地(VSS)，那么D2和S2的電壓都為VSS ('0');如果PINO懸空，那么對于圖3中單個管腳狀態判斷電路里第二 電阻分壓電路所示的電阻比例9R和1R，可以根據電阻分壓的原理得到 Dl的電壓為W)Z)/10， S2的電壓經過觸發器內部的門電路整形之后為理想 的數字低電平('0')。 Ckl由高電平變為低電平之后，由Ckl控制的開關 全部斷開，同時由Ckl控制的D型觸發器的輸出S2被鎖在Ckl為高電平 時得到的電壓。
因此在CkO和Ckl時鐘變為低電平之后，相對于PINO不同的連接方 式，Sl、 S2和S2的非信號S2B會得到不同電壓若PINO接電源，Sl、 S2和S2B分別為'1，、 '1，、 '0，；若PINO接地，Sl、 S2和S2B分別為 (0，、 '0，、 'l，;若PINO懸空，Sl、 S2和S2B分別為:T、 '0，、 '1，。 由上面的結果可以得到，如果對Sl和S2B這兩個信號進行與非操作，那 么只有在PINO懸空時，與非的結果FO才為'0'，在PINO接電源和接地 的情況下FO都為'r，這樣就可以將PINO懸空與否區分開。
以上說明的是對PINO的管腳狀態判斷，對于PIN1的管腳狀態判斷過 程與上述相同。經過PIN1的管腳狀態判斷電路對PIN1的狀態進行判斷， 產生S3、 S4、 S4的非信號S4B:若PIN1接電源，S3、 S4和S4B分別為
'1，、 T、 '0，;若PIN1接地，S3、 S4和S4B分別為:'0，、 '0，、 'l，; 若PIN1懸空，S3、 S4和S4B分別為'1，、 <0，、 M，。同理，對S3和 S4B進行與非操作，只有在PIN1懸空的情況下與非的結果Fl才為'0',
在piNi接電源和接地的情況下Fi都為'r。
懸空判斷電路采用數字運算電路，包括第一與非門G21、第二與非門 G22、第一或非門G23，第三與非門G24和第一非門G25，其中第三與非 門G24和第一非門G25構成第一與門。由第一與非門G21對Sl和S2B這 兩個信號進行與非操作得到與非結果F0;由第二與非門G22對信號S3和 S4B進行與非操作得到與非結果Fl;將F0和Fl這兩個信號通過第一或非 門G23進行或非操作，操作得到的結果為FFOl。只有在F0和Fl的值都 為'0'時FF01才為'1'，這表示PIN0和PIN1這兩個管腳都懸空，需要 進一步判斷它們是否相連；如果F0和Fl有一個或一個以上非'0'，則FF01 為'0，，這表示PIN0和PIN1至少有一個不懸空，在這種情況下不需進行 相連判斷，FF01和時鐘信號Ck2通過第一與門，即第三與非門G25和第 一非門G25完成相與操作，相與產生的時鐘信號Ck2c01將會為'0'，會 把懸空相連判斷電路中所有的開關斷開使其不工作，同時把懸空相連判斷 產生的信號FPC01直接置為'0'，表示沒有相連的懸空管腳。
懸空相連判斷電路包括開關管Q31、Q32、Q33和Q34，第二非門G31、 第三非門G32，第二或非門G33，鎖存器T31，第四與非門G34和第四非 門G35，以及電平形成電路，其中第四與非門G34和第四非門G35構成第 二與門，電平形成電路包含電阻比例為1: 9: 5的電阻1R0、 9R0和5R0 及第一和第二節點，第一節點與第二非門G31輸入端相連，第二節點與第 三非門G32輸入端相連。鎖存器T31的時鐘信號為Ck2c01，在FF01為1 時，Ck2c01是一個和Ck2相同的時鐘信號。在Ck2c01為高電平時，它控 制的開關都閉合，即開關管Q31、 Q32、 Q33和Q34全部閉合。當PINO 和PIN1沒有相連時，圖3中懸空相連判斷電路所示的電平形成電路中的 電阻1R0、9R0、5R0的電阻比例分壓得到第二非門G31的結果outl為'0'， 而第二非門G32的結果out2為T，通過第二或非門G33對outl和out2 進行或非操作得到的結果out3為'0'，以out3為鎖存器T31的輸入信號， 這時鎖存器T31的輸出Qc為'0'，通過第二與門，即第四與非門G34和 第三非門G35將Qc與FF01進行相與操作，得到的操作結果FPC01也為 '0';當PIN0和PIN1相連時,圖3中電平形成電路中阻值為9R0的電阻
被短路，這時outl和out2都為'0'，對它們進行或非操作得到的結果out3 為'1，，這時Qc和FPC01都為'T。當Ck2c01由高電平變為低電平之 后，在Ck2c01高電平時得到的結果Qc將會被鎖存器T31鎖存住，則FPC01 也會一直保持Ck2c01高電平時判斷得到的結果。因此在兩個懸空管腳相 連時，懸空相連判斷電路產生會產生一個值為的信號FPC01;當兩 個管腳中有一個或一個以上管腳不懸空或者兩個懸空管腳不相連時， FPC01都為'0'，表示沒有管腳懸空相連。
由以上的分析可以得到，經過三個間隔相等的異步時鐘CkO、 Ckl、 Ck2之后，編程控制電路會產生并鎖存S1、 S2、 S3、 S4、 FPC01這幾個控 制信號。本實施例中，采用了D觸發器和與非門、或非門等器件，可以了 解，并不限定使用這些器件，如觸發器類型可以是RS、 JK觸發器，與非 門、或非門也可用與門、或門、同或門、異或門等器件替換，只需對引出 的信號做相應的調整即可。
如圖4和6所示，監測電壓產生電路通過調節開關電容積分器的采樣 電容大小來產生不同監測電壓，包括:自清零的開關電容同相積分器、一 個異步時鐘信號輸入、兩相不交疊時鐘產生電路、采樣保持電路和一個基 準源；其中自清零的開關電容同相積分器包括運算放大器、采樣電容C1、 積分電容C2，開關管Q41、 Q42、 Q43、 Q44、 Q46;采樣電容C1連接在 編程控制電路輸出與運算放大器的反相輸入端之間，基準源從運算放大器 同相輸入端輸入，積分電容C2與開關管Q46并聯后跨接在運算放大器反 相輸入端與輸出端之間。采樣保持電路包括電容Csl和Cs2、開關管Q45， 電容Csl連接在運算放大器輸出端與地之間，電容Cs2—端接地，另一端 與電壓實時監測電路輸入相連，同時經過開關管Q45與運算放大器輸出端 相連。
在對監測電壓產生電路的工作過程進行介紹之前，先對自清零的開關 電容同相積分器的工作原理進行介紹。自清零的開關電容同相積分器如圖 5—A所示，圖中Phl和Ph2是兩相不交疊的時鐘信號，如圖7所示。它 們不會同時為高電平以防止在轉換過程中發生電荷丟失，由圖6中所示的 兩相不交疊時鐘產生電路產生。在Ph2為高電平Phl為低電平的情況下， Ph2控制的開關閉合而Phl控制的開關全部斷開，即開關管Q42、 Q44、 Q46閉合，Q41， Q43斷開。采樣電容Cl和積分電容C2都被短路進行放 電，此時采樣電容Cl兩端的電壓都為地電平，由于運算放大器的虛短路
效應，積分電容C2的左極板和右極板電壓都等于運算放大器同相輸入端 的直流電壓Vref，此時運算放大器的輸出電壓等于Vref;在Phl為高電平 Ph2為低電平的情況下，Phl控制的開關閉合而Ph2控制的開關全部斷開， 此時其等價電路如圖5—B所示。在這種情況下采樣電容C1的左極板接地，
而右極板電壓等于Vref，因此采樣電容Cl將被充電，充電后右極板帶的 正電荷為QcO-Vref^Cl。由于運算放大器的反相輸入端Inn為虛地點，所 以與Inn相連的Cl的右極板和C2的左極板上電荷總量守恒，所以Cl右 極板所帶的正電荷QcO由C2的左極板提供，相當于對C2的左極板充了 Qc6=-Qc0的負電荷，此時C2所帶的電荷量為VrePCl，那么Cl右極板到 左極板的電壓降為Vref^Cl/C2，所以此時運算放大器的輸出電壓為Opout = Vref+VrePCl/C2:Vref15 (l+Cl/C2)。可見，Opout和采樣電容Cl呈線性 關系，在Vref和C2不變的情況下，可以通過改變Cl的大小來得到不同 的運算放大器輸出電壓。
監測電壓產生電路的工作過程如下時鐘信號Ck3通過兩相不交疊時 鐘產生電路產生兩相不交疊的時鐘Phl和Ph2，由前面對開關電容積分器 的工作原理介紹可知，Ph2為高電平時，Opout的龜壓將被重置為Vref; Phl為高電平之后Opout的電壓會變為Vref* (l+C采樣電容/C積糾容)，同時該 電壓值被電容Csl和Cs2采樣；當Ph2再一次變為高電平之后，Opout的 電壓將又被重置為Vref，此時Csl和Cs2之間的采樣保持開關，即開關管 Q45斷開，電容Cs2的上極板電壓Vout保持Phl為高電平時設置的監測電 壓值VreP (l+C雜電容/C 積分電容 )不變。
采樣電容Cl的大小可以通過編程控制電路產生的控制信號來進行調 節；如圖4所示，Sl、 S2、 S3、 S4、 FPC01幾個控制信號各與一電容串 聯并與基準電容CO并聯共同構成采樣電容Cl，當某個信號為高電平時， 該信號控制的開關閉合，與該開關相連的電容與CO并聯；當某個信號為 低電平時，該信號控制的開關斷開，與該開關相連的電容不與CO并聯。 并聯的電容越多則采樣電容的值越大，并聯的電容越少則采樣電容的值越 小，當Ck2時鐘變為低電平之后積分器的采樣電容Cl大小被設定。
由以上的分析可知通過對管腳PINO和PIN1采取不同的連接方式(接 電源、接地、懸空、兩管腳懸空并且相連)，編程控制電路可以產生不同的 控制信號來改變監測電壓產生電路中積分器的采樣電容Cl的大小，從而 產生不同監測電壓。
電壓實時監測電路包括:待監測電壓輸入和開環比狡器。監測電壓V0Ut 產生后，送入到開環比較器的同相輸入端，與反相輸入端的待監測電壓比 較，完成實時監測。
綜上所述，本發明具體實施方式
的可編程電壓監測電路的完整工作過 程是首先通過單個管腳狀態判斷電路和兩個異步時鐘信號(CKO和CK1) 對每個管腳進行接電源、接地和懸空這三種狀態的判斷，并且用兩個高電
平觸發的D型觸發器把判斷出來的狀態控制信號(Sl、 S2和S2B)鎖存
住。其次，通過懸空判斷電路和另外一個異步時鐘信號進行懸空判斷只
要PINO和PIN1當中有一個管腳不是處于懸空狀態，FF01將會為低電平 ('0')，這表示沒有必要用懸空相連判斷電路進行下一步的判斷，FF01將 會把懸空相連判斷信號FPC01直接置為0;如果PINO和PIN1這兩個管腳
都處于懸空的狀態，那么ffoi將會為高電平('r)，表示需要判斷兩個
懸空管腳PIN0和PIN1是否相連如果兩個懸空管腳相連，那么輸出信號 FPC01將會為高電平('r);否則FPC01將會為低電平('0')。
以上兩個電路(單個管腳狀態判斷電路和懸空相連判斷電路)在三個 異步時鐘過后會產生以下幾個控制信號并將它們鎖存住，它們分別是Sl、 S2、 S3、 S4、 FPCOl。這幾個控制信號將會控制監測電壓產生電路中積分 器的采樣電容的大小，以此來產生不同的監測電壓。監測電壓產生電路在 另外一個異步時鐘信號CK3過后會把產生的監測電壓通過一個采樣保持 電路鎖存住，然后把該電壓Vout輸送到實時電壓監測電路對待監測電壓進 行監測，如果待監測電壓大于Vout，實時電壓監測電路的輸出Bl將會為 低電平('0');如果待監測電壓小于Vout，實時電壓監測電路的輸出Bl 將會為高電平((r )，那么后面的電路將會對監測結果采取進一步的措施。
由于本發明除了在對單個管腳的狀態進行判斷之外，還對兩個懸空的 管腳是否相連進行判斷，因此相對已有技術，本發明在相同編程管腳的情 況下(編程管腳數大于l)，具有更多的編程狀態，可以推知，本發明的N 個管腳具有[3^03w-2]個狀態，其中，N為編程管腳數目，C〖為N中取 2的組合。這樣，同樣在編程精度為O.lv，采用三個編程管腳的情況下， 本發明編程電壓的可變范圍可達到3.6v，從而完全覆蓋到1.8v到5v的常 用電壓范圍。
同時本發明采用開關電容電路來產生不同的監測電壓，避免了反饋電 路到地的直流通路，降低了直流功耗。
以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說 明，不能認定本發明的具體實施只局限于這些說明。對于本發明所屬技術 領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若 干簡單推演或替換，都應當視為屬于本發明的保護范圍。
權利要求
1、可編程電壓監測電路，包括編程控制電路、監測電壓產生電路和電壓實時監測電路，其特征在于，所述編程控制電路包括編程狀態選擇端和狀態判斷電路，所述編程狀態選擇端用于供用戶選擇接地、接電源、懸空和懸空相連四種編程狀態之一，所述狀態判斷電路根據用戶選擇的編程狀態產生對應的控制信號并輸出至監測電壓產生電路；所述監測電壓產生電路根據輸入的所述控制信號產生對應的監測電壓輸出至電壓實時監測電路；所述電壓實時監測電路比較監測電壓與待監測電壓，產生相應的監測結果。
2、 如權利要求l所述的可編程電壓監測電路，其特征在于，所述狀態 判斷電路包括單個管腳狀態判斷電路、懸空判斷電路和懸空相連判斷電路; 所述單個管腳狀態判斷電路，其輸入端與編程狀態選擇端相連，用以產生 與編程狀態選擇端分別為接地、接電源或懸空這三種編程狀態時對應的控 制信號，并輸出至監測電壓產生電路和懸空判斷電路；所述懸空判斷電路 監測單個管腳狀態判斷電路產生的控制信號，在判斷到編程狀態選擇端出 現多個懸空狀態時產生對應控制信號并輸出至懸空相連判斷電路；所述懸 空相連判斷電路的輸入端與編程狀態選擇端相連，所述懸空相連判斷電路 響應懸空判斷電路輸入的控制信號，在判斷到編程狀態選擇端出現懸空相 連狀態時產生控制信號并輸出至監測電壓產生電路。
3、 如權利要求2所述的可編程電壓監測電路，其特征在于，所述懸空 判斷電路包含數字運算電路，所述數字運算電路用于對任意兩個單個管腳 狀態判斷電路產生的控制信號進行數字運算，當判斷所述兩個管腳同時處 于懸空狀態時，輸出相應控制信號到懸空相連判斷電路。
4、 如權利要求3所述的可編程電壓監測電路，其特征在于，所述數字 運算電路包括第一或非門和第一與門，所述懸空相連判斷電路包括第二或 非門、鎖存器和第二與門，所述第一或非門兩輸入端分別輸入所述單個管 腳狀態判斷電路輸出的控制信號，輸出端分別與第一與門和第二與門一輸 入端相連；所述第一與門另一輸入端為時鐘信號輸入端，輸出端與所述鎖 存器時鐘信號輸入端相連;所述第二或非門兩輸入端分別輸入編程狀態選 擇端輸出的信號，輸出端與所述鎖存器輸入端相連，所述鎖存器輸出端與 所述第二與門另一輸入端相連，所述第二與門輸出對應于懸空相連狀態的 控制信號至監測電壓產生電路。
5、 如權利要求4所述的可編程電壓監測電路，其特征在于，所述鎖存 器為D型觸發器。
6、 如權利要求4所述的可編程電壓監測電路，其特征在于，所述懸空 相連判斷電路還包括電平形成電路，所述電平形成電路包含與所述第二或 非門一輸入端相連的第一節點和與所述第二或非門另一輸入端相連的第二 節點，所述第一節點與第二節點分別與兩編程狀態選擇端相連，用于在懸 空不相連狀態時產生邏輯相反電平，在懸空相連狀態時產生邏輯相同電平。
7、 如權利要求1至6任一所述的可編程電壓監測電路，其特征在于， 所述監測電壓產生電路包括開關電容積分器，所述開關電容積分器包含采 樣電容、積分電容、基準源、兩相不交疊時鐘和運算放大器，所述采樣電 容用于將所述編程控制電路輸出的控制信號耦合至運算放大器一輸入端， 所述積分電容跨接在所述運算放大器輸入端與運算放大器輸出端之間，所 述運算放大器另一輸入端與基準源相連，所述編程控制電路輸出的控制信 號控制改變采樣電容值從而使得監測電壓對應變化。
8、 如權利要求1至6任一所述的可編程電壓監測電路，其特征在于， 所述電壓實時監測電路中包括開環比較器，所述開環比較器兩輸入端分別 與監測電壓產生電路輸出的監測電壓和待監測電壓相連。
全文摘要
本發明公開了一種可編程電壓監測電路，包括編程控制電路、監測電壓產生電路和電壓實時監測電路，所述編程控制電路包括編程狀態選擇端和狀態判斷電路，所述編程狀態選擇端用于供用戶選擇輸入接地、接電源、懸空和懸空相連四種編程狀態之一，所述狀態判斷電路根據用戶選擇的編程狀態產生對應的控制信號并輸出至監測電壓產生電路；所述監測電壓產生電路根據輸入的所述控制信號產生對應的監測電壓輸出至電壓實時監測電路；所述電壓實時監測電路比較監測電壓與待監測電壓，產生相應的監測結果。本發明在不增加編程管腳和改變編程方式的前提下，增加了編程狀態，擴大了監測電路可覆蓋電壓的范圍。
文檔編號G01R19/02GK101109775SQ200710075808
公開日2008年1月23日 申請日期2007年7月4日 優先權日2007年7月4日
發明者古道雄, 興 張, 汪清勤, 王新安, 葛彬杰, 陳紅英 申請人:深圳市長運通集成電路設計有限公司;北京大學深圳研究生院
專業數控銑床產品供應商
20年生產經驗，實力工廠，精工品質，質量有保障
