專利名稱：一種基于fpga的船用雷達抗干擾處理方法
技術領域：
本發明涉及一種船用雷達抗干擾處理方法，尤其是涉及一種基于FPGA的船用雷達抗干擾處理方法。
背景技術：
雷達是利用電磁波探測目標的電子設備，而船用雷達則是作為海上船舶導航系統的必備設備之一。從模擬雷達到數字雷達已經幾十年了，早期的數字雷達限于器件工藝水平，導致數據處理的實時性低，以及許多雜波處理算法不能夠實現。而隨著數字集成電路的快速發展，衍生出了 FPGA這種能夠進行高速數字信號處理的可編程邏輯器件，使得雷達對回波信號進行實時性、高效性處理成為了可能，也使得許多復雜信號處理算法得以在工程中實現，同時降低了開發成本。隨著現代工業的發展，海上的環境變得異常復雜，存在各種各樣的雜波信號。其中有環境中的隨機噪聲，同型雷達帶來的同頻干擾，以及雨雪環境帶來的噪聲干擾。這些雜波信號使得回波信號的信噪比急劇惡化，因此，現在急需一種能夠有效并快速抑制或除去這些雜波信號的方法。目前存在的處理方法大都采用DSP或者DSP+FPGA來進行數字信號處理，但是由于DSP的處理速度有限，使得整體方案的數據處理的實時性較低，很難滿足雷達對數據處理的實時性越來越高的需求，如何提高船用雷達的實時性和抗干擾能力成為了亟待解決的問題。
發明內容
本發明所要解決的技術問題是提供一種基于FPGA的硬件邏輯結構簡單、實時性高、抗干擾性能好的船用雷達抗干擾處理方法，該系統能有效抑制船用雷達的回波信號噪聲。本發明解決上述技術問題所采用的技術方案為一種基于FPGA的船用雷達抗干擾處理方法，其特征在于具體步驟如下
51定義如下參數
一個回波周期數據包中的采樣點數為％，采樣點數據的位寬為巧；在單個回波周期內進行脈沖積累處理所需采樣點個數為約；同頻干擾抑制處理需要以與當前回波周期相鄰的前 個連續回波周期數據的采樣點作為參考單元；對當前回波周期和相鄰的前巧-〗個連續回波周期間進行脈沖積累處理所需采樣點個數為 ；恒虛警處理中需要單個回波周期
數據包內的 個采樣點作為參考單元， 4為偶數，恒虛警處理中的門限因子；
52在FPGA芯片內設置第一脈沖積累模塊、同頻干擾抑制模塊、第二脈沖積累模塊和恒虛警模塊，其中第一脈沖積累模塊與同頻干擾抑制模塊連接，同頻干擾抑制模塊與第二脈沖積累模塊連接，第二脈沖積累模塊與恒虛警模塊連接；第一脈沖積累模塊，用于在單個回波周期內輸入的回波數據包進行脈沖積累處理； 同頻干擾抑制模塊，用于接收第一脈沖積累模塊傳輸過來的數據包進行同頻干擾抑制處理；
第二脈沖積累模塊，用于接收同頻干擾抑制模塊傳輸過來的數據，并對當前回波周期和相鄰的前個連續回波周期間的數據包進行脈沖積累處理；
恒虛警模塊，用于接收第二脈沖積累模塊傳輸過來的數據包進行恒虛警處理；
53第一脈沖積累模塊接收第i個回波周期數據包1 ,其中i為自然數，數據包中包含
的第個采樣點數據為^ (λ),其中i =1，2，3，···， ；
54在單個回波周期內對接收到的回波數據包利用公式(1)在第一脈沖積累模塊中進行處理，當D/i處理完成后，在單個回波周期上就得到經過了脈沖積累算法后的回波數據包ββ,公式(1)如下
_I
DQi(J)^=-DIi(J^m) J = 1/2,,..^-^+1
其中，Dfi(J)表示經過脈沖積累后第,個回波周期數據包Ββ中的第j個采樣點數
據；
55輸入下一個回波數據包,重復S3 S4，直到產生回波數據包￡>β ,其中
56對S5得出的回波數據包DQ利用公式(2)在同頻干擾抑制模塊中進行處理，當
m處理完成后，就得到了經過同頻干擾抑制算法處理后的回波數據包^；,公式(2)如下
DFi(J) = MlN[DpJJ),DQ^1(J),…,DQi, (J)], j = 1,2,.1., — ^+1 其中ζ^ )表示經過同頻干擾抑制后的第個回波周期數據包Di7i中的第J個采樣點數據，DQOIhDQH..,DQ^JJ)為同頻干擾抑制處理時的參考單元，ΜΙΝ[]表示取括號內數中的最小值；
S7:在當前回波周期和相鄰的前個連續回波周期間，對S6得出的回波數據包IFi
利用公式(3)在第二脈沖積累模塊中進行處理，得到回波數據包15 ,當處理完成后，
就得到了經過脈沖積累算法處理后的回波數據包DSi,公式(3)如下
ι %-ι
DEi (J) = —￡ DFg 0)^ = 1,2,..., - + ! % i-0
其中，DSi(J)表示經過脈沖積累后的第f個回波周期數據包DSi中的第j個采樣點數
據；S8 對S7得出的回波數據包^^利用公式(4)或公式(5)或公式(6)在恒虛警模塊中
進行處理，當一個回波周期數據包￡^處理完成后，就得到經過了恒虛警算法處理后的回
波數據包D巧。
公式(4)如下
權利要求
1. 一種基于FPGA的船用雷達抗干擾處理方法，其特征在于具體步驟如下51定義如下參數一個回波周期數據包中的采樣點數為^，采樣點數據的位寬為H 在單個回波周期內進行脈沖積累處理所需采樣點個數為 ；同頻干擾抑制處理需要以與當前回波周期相鄰的前 個連續回波周期數據的采樣點作為參考單元；對當前回波周期和相鄰的前約-1個連續回波周期間進行脈沖積累處理所需采樣點個數為約；恒虛警處理中需要單個回波周期數據包內的”4個采樣點作為參考單元， 為偶數，恒虛警處理中的門限因子；52在FPGA芯片內設置第一脈沖積累模塊、同頻干擾抑制模塊、第二脈沖積累模塊和恒虛警模塊，所述的第一脈沖積累模塊與同頻干擾抑制模塊連接，所述的同頻干擾抑制模塊與第二脈沖積累模塊連接，所述的第二脈沖積累模塊與恒虛警模塊連接；第一脈沖積累模塊，用于在單個回波周期內輸入的回波數據包進行脈沖積累處理； 同頻干擾抑制模塊，用于接收第一脈沖積累模塊傳輸過來的數據包進行同頻干擾抑制處理；第二脈沖積累模塊，用于接收同頻干擾抑制模塊傳輸過來的數據，并對當前回波周期和相鄰的前個連續回波周期間的數據包進行脈沖積累處理；恒虛警模塊，用于接收第二脈沖積累模塊傳輸過來的數據包進行恒虛警處理；53第一脈沖積累模塊接收第,個回波周期數據包1 ,其中為自然數，數據包中包含的第Λ個采樣點數據為戰(勾，其中i =1,2,3,…， ；54在單個回波周期內對接收到的回波數據包Dii利用公式(1)在第一脈沖積累模塊中進行處理，當Dii處理完成后，在單個回波周期上就得到經過了脈沖積累算法后的回波數據包Ββ,公式(1)如下1場一1DQi(J) = — Σ dW + 餓)，J H“而”h + 其中，DQi(J)表示經過脈沖積累后第ι個回波周期數據包Οβ中的第個采樣點數據；55輸入下一個回波數據包Diiri ,重復S3 S4，直到產生回波數據包DQ ,其中 i > + ^ ；56對S5得出的回波數據包DG利用公式(2)在同頻干擾抑制模塊中進行處理，當m處理完成后，就得到了經過同頻干擾抑制算法處理后的回波數據包■〗，公式(2)如下DPi(J) = MlNlDQi(J),￡)Q_j(j),,DQi^ (J)], j = 1,2,..., - +!其中￡巧(/)表示經過同頻干擾抑制后的第 個回波周期數據包￡)巧中的第」個采樣點數據，為同頻干擾抑制處理時的參考單元，min[]表示取括號內數中的最小值；S7:在當前回波周期和相鄰的前約-1個連續回波周期間，對S6得出的回波數據包利用公式(3)在第二脈沖積累模塊中進行處理，得到回波數據包，當m處理完成后， 就得到了經過脈沖積累算法處理后的回波數據包DSi ,公式(3)如下
2.根據權利要求1所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于第一脈沖積累模塊包括由巧-1個寄存器錢 A^1串聯構成的具有流水線結構的第一寄存器組，由約-1個加法器組成的第一加法器組和第一除法器，其中單個寄存器的位寬為><% ； 所述的第一寄存器組與第一加法器組連接，所述的第一加法器組與第一除法器連接；把第一寄存器組中馬的輸入采樣和第一寄存器組中A D1^的輸出采樣點 ΒΙ,Ο+η,-η^ΒΙ,Ο+η,- )^…、DIi(J)總共巧個采樣點輸入第一加法器組，再把第一加法器組的輸出結果作為被除數輸入第一除法器，第一除法器的除數為約，然后第一除法器的輸出結果就為 βC/)。
3.根據權利要求1所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于同頻干擾抑制模塊包括由約+ S"!個存儲單元腿^ ■一 3-i串聯組成的一個具有流水線結構的RAiM組、. + 個同步器巧-rSj+S3組成的同步器組、 個比較器q 組成的第一比較器組，其中單個iMM的位寬為W0 ,深度為 -約+ l,同步器Tv由>h + - V個寄存器串聯組成^=1、2、..、 2 + 3 ;所述的組與同步器組連接，所述的同步器組與第一比較器組連接，即把組中的AWi1的輸入端連接到同步器組的同步器T1上,把RAMk_x的輸出端連在同步器組的？！同步器，A= 2>3、...、^+ ,把同步器^ Tr+r H接到第一比較器組中的比較器G上，比較器C；輸出值￡}iU+1C/)是輸入值中的最小值，廣=1、2、.·.、Itln ο
4.根據權利要求1所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于第二脈沖積累模塊包括由個加法器組成的第二加法器組和第二除法器；所述第二加法器組與第二除法器組連接，從同頻干擾抑制模塊傳輸過來的并行數據DPi(J) A^Wi1(J)、…、OFi^U)通過第二加法器組進行相加后的輸出作為一個被除數通過第二除法器，第二除法器的除數為 ，然后得到的輸出就為DSiC/)。
5.根據權利要求1所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于恒虛警模塊包括由 個寄存器A 串聯組成的具有流水線結構的第二寄存器組、個加法器組成的第三加法器組、第三除法器、第一減法器和第一比較器，其中單個寄存器的位寬為％，所述的第二寄存器組與第三加法器組連接，所述第二寄存器組與第一減法器連接，所述的第三加法器組和第三除法器連接，所述的第三除法器與第一減法器連接，所述的第二寄存器組與第一減法器連接，所述的第一減法器與第一比較器連接；把第二寄存器組中 D1 的輸入 ZiS^+ )和 A D3i4^l ^ Dtk^l 的輸出 ￡)5^+ -l)、US^ + —2) 、...、DSfy+ ^/2+1) , DSfy+ /2-1)、DSiIq + ^ / 2— 2)、...、DSfy),總共 個采樣點輸入到第三加法器組中，并把第三加法器組的輸出作為被除數輸入到第三除法器，第三除法器的除數為然后再把第二寄存器組中Am2的輸出￡^(￠+ /2)作為被減數輸入到第一減法器，把第三除法器的輸出作為減數輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中與0進行比較，最后輸出較大值，這樣第一比較器的輸出就是Dff^)。
6.根據權利要求1所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于恒虛警模塊包括由，個寄存器A 串聯組成的具有流水線結構的第三寄存器組、/2-1 個加法器組成的第四加法器組、 /2-1個加法器組成的第五加法器組、第二比較器、第四除法器、第二減法器和第三比較器，其中單個寄存器的位寬為刊，所述的第三寄存器組與第四加法器組連接，所述的第三寄存器組與第五加法器組連接，所述第三寄存器組與第二減法器連接，所述第四加法器組與第二比較器連接，所述第五加法器組與第二比較器連接， 所述第二比較器和第四除法器連接，所述第四除法器與第二減法器連接，所述第二減法器與第三比較器連接。
7.根據權利要求6所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于把第三寄存器組中A的輸入孤徹+ )和A A4^1的輸出￡35^ + -1)、Λ5^ + -2)、...、ds^+V2+I)輸入第四加法器組中，同時把第三寄存器組中的4^+1 化的輸也DSfy+ 2- )、DSfy + 2 - 2)、…、I^iO )送入由第五加法器組中，然后把第四和第五加法器組的輸出送入第二比較器中，選取最大值作為被除數輸入到第四除法器，第四除法器的除數為 /2 ，然后再把第三寄存器組中A^的輸出作為被減數輸入到第二減法器，把第四除法器的輸出作為減數輸入到第二減法器進行減法運算后，再把第二減法器的輸出輸入到第三比較器中與O進行比較，輸出較大值，這樣得到的輸出就是Γ_〗⑷。
8.根據權利要求6所述的一種基于FPGA的船用雷達抗干擾處理方法，其特征在于把第三寄存器組中A的輸入￡^ + )和A A4^1的輸出β ;( + - )、Λ^<^+ -2)、…、￡塔(？+ /2 + ；1)輸入第四加法器組中，同時把第三寄存器組中的 的輸出￡^0 + /2-1)、DSK + /2-幻、…、/^⑷送入由第五加法器組中，然后把第四加法器組和第五加法器組的輸出送入第二比較器中，選取最小值作為被除數輸入到第四除法器，第四除法器的除數為 /2 ，然后再把第三寄存器組中的輸出作為被減數輸入到第二減法器，把第四除法器的輸出作為減數輸入到第二減法器進行減法運算后，再把第二減法器的輸出輸入到第三比較器中與O進行比較，輸出較大值，這樣得到的輸出就是 DWfy)。
全文摘要
本發明選擇了3種不同的雜波抑制算法，其中，脈沖積累算法抑制回波信號中的隨機噪聲信號，同頻干擾抑制算法抑制回波信號中的同頻干擾信號，恒虛警算法抑制回波信號中的雨雪雜波干擾信號，并基于FPGA搭建雜波抑制算法平臺。同時，因為采用FPGA這種實現方式，即使得數據處理速度達到100M/s，有效的提高了數據處理的實時性，又提高了本發明的可重構性和普適性，能夠適應各種不同的環境。
文檔編號G01S7/36GK102323569SQ20111023261
公開日2012年1月18日 申請日期2011年8月15日 優先權日2011年8月15日
發明者冉元進, 敬潔, 李宏波, 李 浩, 田丹, 羅長陽, 鄢林, 陳鬧, 陶吉懷 申請人:寧波成電泰克電子信息技術發展有限公司
專業數控銑床產品供應商
20年生產經驗，實力工廠，精工品質，質量有保障
