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一種jtag鏈互聯(lián)方法
【專利摘要】本發(fā)明公開了一種JTAG鏈互聯(lián)方法，用于SiP系統(tǒng)芯片的內(nèi)部正常調(diào)試編程和連通性測(cè)試，其特征在于該方法采用的SiP系統(tǒng)芯片由兩個(gè)以上具有JTAG端口的芯片、可編程邏輯器件、存儲(chǔ)器、外圍電路和電源芯片組成；所述可編程邏輯器件位于SiP系統(tǒng)芯片的內(nèi)部，可編程邏輯器件可對(duì)外輸出一套或多套JTAG端口，同時(shí)可輸出可編程邏輯器件JTAG的編程口引腳到SiP系統(tǒng)芯片外部，兩個(gè)以上具有JTAG端口的芯片均通過JTAG端口與可編程邏輯器件相連；所述可編程邏輯器件包括兩種工作模式，即JTAG正常調(diào)試編程模式和JTAG連通性測(cè)試模式。
【專利說明】-種JTAG鏈互聯(lián)方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電子【技術(shù)領(lǐng)域】，具體是一種JTAG鏈互聯(lián)方法。該方法主要用于SiP系 統(tǒng)芯片的內(nèi)部連通性測(cè)試。

【背景技術(shù)】
[0002] 系統(tǒng)級(jí)封裝（System In a Package，簡(jiǎn)稱SiP)主要是通過3D封裝技術(shù)將具有完 整系統(tǒng)功能的多種芯片原片放入在一個(gè)芯片封裝之內(nèi)，實(shí)現(xiàn)系統(tǒng)功能的集成和體積、重量 的降低，是芯片設(shè)計(jì)技術(shù)、3D封裝技術(shù)、基板、管殼設(shè)計(jì)加工制造技術(shù)等多種先進(jìn)設(shè)計(jì)及加 工技術(shù)高度交叉融合的產(chǎn)物。目前，制約SiP芯片發(fā)展的一個(gè)重要問題就是對(duì)SiP芯片的 測(cè)試。由于SiP芯片內(nèi)部集成了多顆芯片，每顆芯片的功能或者部分功能是支撐SiP系統(tǒng) 芯片實(shí)現(xiàn)相關(guān)功能、達(dá)到相關(guān)性能指標(biāo)的基礎(chǔ)。因此，如何在SiP芯片生廣完成后對(duì)多顆芯 片進(jìn)行完善的功能、性能測(cè)試是目前SiP技術(shù)發(fā)展的難題。
[0003] 由于封好的SiP芯片內(nèi)部不可能利用任何測(cè)試設(shè)備進(jìn)行信號(hào)、波形的測(cè)量，因此， 在SiP芯片測(cè)試過程中，SiP內(nèi)部信號(hào)的連通性測(cè)試是SiP芯片測(cè)試的一個(gè)重要項(xiàng)目。目 前，對(duì)于SiP內(nèi)部多個(gè)芯片都具備JTAG接口的SiP設(shè)計(jì)，可以采用JTAG測(cè)試鏈技術(shù)進(jìn)行 SiP內(nèi)部連通性的測(cè)試，解決SiP內(nèi)部連通性測(cè)試的難題。
[0004] 傳統(tǒng)的SiP芯片設(shè)計(jì)方式與板級(jí)設(shè)計(jì)方式類似，每個(gè)裸芯片的JTAG端口都需要單 獨(dú)的引出，用于器件的調(diào)試、編程等。但這種方式存在一定的局限性：第一，多個(gè)JTAG端口 引出SiP芯片外部，占用SiP封裝的引腳；第二，JTAG鏈進(jìn)行連通性測(cè)試要求所有測(cè)試芯片 的JTAG鏈要采用菊花鏈的方式進(jìn)行連接，因此，傳統(tǒng)方式不能實(shí)現(xiàn)基于JTAG鏈的連通性測(cè) 試。
[0005] JTAG測(cè)試技術(shù)利用標(biāo)準(zhǔn)的芯片JTAG端口，通過將多個(gè)器件的JTAG端口連接成菊 花鏈的形式，外接測(cè)試設(shè)備可以實(shí)現(xiàn)對(duì)菊花鏈上所有器件之間連通性的測(cè)試。但這種方式 有一定的限制，就是要求在SiP設(shè)計(jì)中將所有JTAG端口采用菊花鏈的方式串接在一起，并 不能兼容所有的芯片。因此，必須在SiP設(shè)計(jì)中采取創(chuàng)新的設(shè)計(jì)方式才能保證連通性測(cè)試 要求與正常調(diào)試測(cè)試要求的融合。


【發(fā)明內(nèi)容】

[0006] 針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明擬解決的技術(shù)問題是，提供一種JTAG鏈互聯(lián)方法。 該方法主要用于SiP系統(tǒng)芯片的內(nèi)部連通性測(cè)試，可實(shí)現(xiàn)具有兩個(gè)以上JTAG端口的SiP設(shè) 計(jì)內(nèi)部連通性測(cè)試功能和正常調(diào)試編程功能的切換，并可以實(shí)現(xiàn)JTAG端口的復(fù)用，節(jié)省了 SiP系統(tǒng)芯片設(shè)計(jì)的引出端口數(shù)量。
[0007] 1.本發(fā)明解決所述技術(shù)問題所采取的技術(shù)方案是，提供一種JTAG鏈互聯(lián)方法，用 于SiP系統(tǒng)芯片的內(nèi)部正常調(diào)試編程和連通性測(cè)試，其特征在于該方法采用的SiP系統(tǒng)芯 片由兩個(gè)以上具有JTAG端口的芯片、可編程邏輯器件、存儲(chǔ)器、外圍電路和電源芯片組成； 所述可編程邏輯器件位于SiP系統(tǒng)芯片的內(nèi)部，可編程邏輯器件可對(duì)外輸出一套或多套 JTAG端口，同時(shí)可輸出可編程邏輯器件JTAG的編程口引腳到SiP系統(tǒng)芯片外部，兩個(gè)以上 具有JTAG端口的芯片均通過JTAG端口與可編程邏輯器件相連；所述可編程邏輯器件包括 兩種工作模式，即JTAG正常調(diào)試編程模式和JTAG連通性測(cè)試模式；所述JTAG連通性測(cè)試 模式需將所有SiP系統(tǒng)芯片內(nèi)部的JTAG端口中的TDI、TDO信號(hào)串聯(lián)起來，最終以TDI輸 入，TDO輸出的方式按菊花鏈形式連接；所述JTAG正常調(diào)試編程模式將可編程邏輯器件對(duì) 外輸出一套或多套JTAG端口中的TDI與芯片的JTAG端口的TDI相連，輸入數(shù)據(jù)，再經(jīng)過芯 片的JTAG端口的TDO、可編程邏輯器件對(duì)外輸出一套或多套JTAG端口中的TDO,輸出數(shù)據(jù)。
[0008] 與現(xiàn)有技術(shù)相比，本發(fā)明方法可以實(shí)現(xiàn)SiP系統(tǒng)芯片內(nèi)部多個(gè)JTAG端口連接方式 的切換和復(fù)用，配置靈活，功能增大，并增強(qiáng)了對(duì)SiP內(nèi)部狀態(tài)的保護(hù)和保密；同時(shí)本發(fā)明 方法易于實(shí)現(xiàn)，適于實(shí)際應(yīng)用，可滿足SiP系統(tǒng)芯片內(nèi)部連通性測(cè)試和正常調(diào)試兼容性設(shè) 計(jì)的要求。

【專利附圖】

【附圖說明】
[0009] 圖1為本發(fā)明JTAG鏈互聯(lián)方法一種實(shí)施例的工藝原理框圖；
[0010] 圖2為本發(fā)明JTAG鏈互聯(lián)方法一種實(shí)施例JTAG連通性測(cè)試模式的連接示意圖； [0011] 圖3為本發(fā)明JTAG鏈互聯(lián)方法一種實(shí)施例JTAG正常調(diào)試編程模式的連接示意 圖。

【具體實(shí)施方式】
[0012] 下面結(jié)合實(shí)施例及附圖對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說明。具體實(shí)施例僅是對(duì)發(fā)明的 進(jìn)一步詳細(xì)地說明及解釋，并不以此限定本發(fā)明權(quán)利要求的保護(hù)范圍。
[0013] 本發(fā)明設(shè)計(jì)的JTAG鏈互聯(lián)方法（簡(jiǎn)稱方法）用于SiP系統(tǒng)芯片的內(nèi)部正常調(diào)試 編程和連通性測(cè)試，該方法采用的SiP系統(tǒng)芯片由兩個(gè)以上具有JTAG端口的芯片、可編程 邏輯器件、存儲(chǔ)器、外圍電路和電源芯片組成；所述可編程邏輯器件位于SiP系統(tǒng)芯片的內(nèi) 部，可編程邏輯器件可對(duì)外輸出一套或多套JTAG端口，同時(shí)可輸出可編程邏輯器件JTAG的 編程口引腳到SiP系統(tǒng)芯片外部，兩個(gè)以上具有JTAG端口的芯片均通過JTAG端口分別與 可編程邏輯器件相連；所述可編程邏輯器件包括兩種工作模式，即JTAG正常調(diào)試編程模式 和JTAG連通性測(cè)試模式；所述JTAG連通性測(cè)試模式需將所有SiP系統(tǒng)芯片內(nèi)部的JTAG端 口中的TDI、TD0信號(hào)串聯(lián)起來，最終以TDI輸入，TD0輸出的方式按菊花鏈形式連接；所述 JTAG正常調(diào)試編程模式將可編程邏輯器件對(duì)外輸出一套或多套JTAG端口中的TDI與芯片 的JTAG端口的TDI相連，輸入數(shù)據(jù)，再經(jīng)過芯片的JTAG端口的TD0、可編程邏輯器件對(duì)外輸 出一套或多套JTAG端口中的TD0,輸出數(shù)據(jù)。
[0014] 本發(fā)明方法的進(jìn)一步特征在于所述可編程邏輯器件采用配置芯片加載的方式或 在線調(diào)試的方式進(jìn)行程序加載；可編程邏輯器件是PLD、CPLD或FPGA芯片。
[0015] 本發(fā)明JTAG鏈互聯(lián)方法的工藝原理（參見圖1)為：在SiP系統(tǒng)芯片內(nèi)集成一個(gè) 可編程邏輯器件，該器件與SiP系統(tǒng)芯片內(nèi)部的多個(gè)具有JTAG端口的芯片通過JTAG端口 相連（如第一芯片通過第一 JTAG端口與可編程邏輯器件相連，第二芯片通過第二JTAG與 可編程邏輯器件相連，類似地，第三芯片、第四芯片、第五芯片均通過相應(yīng)的第三JTAG、第四 JTAG、第五JTAG端口與可編程邏輯器件相連）。另外，可編程邏輯器件可對(duì)外輸出一套或多 套JTAG端口，同時(shí)可輸出可編程邏輯器件JTAG的編程口引腳到SiP系統(tǒng)芯片外部。可編 程邏輯器件可采用兩種方式進(jìn)行程序加載，即配置芯片加載方式和在線調(diào)試方式，兩種方 式單獨(dú)使用，某個(gè)時(shí)間只能在一種模式下工作，根據(jù)具體設(shè)計(jì)需求靈活確定。采用SiP內(nèi)部 集成配置芯片加載方式可便于SiP產(chǎn)品的在線調(diào)試，編碼程序可修改；而采用在線調(diào)試方 式可保證產(chǎn)品狀態(tài)不被改變，利于安全加密。在SiP系統(tǒng)芯片外側(cè)配有相應(yīng)的存儲(chǔ)器及電 源芯片，進(jìn)而保證了整個(gè)SiP系統(tǒng)芯片的功能的完整性。
[0016] 本發(fā)明中可編程邏輯器件包括兩種工作模式，即JTAG正常調(diào)試編程模式和JTAG 連通性測(cè)試模式。不同的模式根據(jù)設(shè)計(jì)需要在可編程邏輯器件中燒入不同的程序?qū)崿F(xiàn)。本 發(fā)明實(shí)現(xiàn)了 SiP內(nèi)部多個(gè)具有JTAG端口的器件的正常調(diào)試功能和內(nèi)部連通性測(cè)試功能的 切換，并且可以實(shí)現(xiàn)多種JTAG端口的復(fù)用。
[0017] 本發(fā)明JTAG鏈互聯(lián)方法的JTAG連通性測(cè)試模式（參見圖2)要求將所有SiP系統(tǒng) 芯片內(nèi)部的JTAG端口中的TDI、TD0信號(hào)串聯(lián)起來，最終以TDI輸入，TD0輸出的方式按菊 花鏈形式連接。所有SiP系統(tǒng)芯片內(nèi)部其他JTAG端口如TMS、RST等端口保持正常連接不 變，完成JTAG連通性測(cè)試模式的運(yùn)行。在內(nèi)部設(shè)計(jì)中，為了保證所有經(jīng)過可編程邏輯器件 的JTAG端口信號(hào)的質(zhì)量和時(shí)序的完整性，在可編程邏輯器件設(shè)計(jì)中加入適當(dāng)?shù)木彌_器電 路，緩沖器電路的設(shè)計(jì)適用于現(xiàn)有技術(shù)。本發(fā)明連通性測(cè)試不需要外接設(shè)備，在集成的SiP 系統(tǒng)芯片上即可完成。
[0018] 本發(fā)明JTAG鏈互聯(lián)方法的JTAG正常調(diào)試編程模式（參見圖3)可以實(shí)現(xiàn)多個(gè)JTAG 端口的復(fù)用。利用可編程邏輯器件的可編程能力，需要對(duì)第一芯片進(jìn)行正常調(diào)試編程時(shí)，可 將可編程邏輯器件對(duì)外輸出一套或多套JTAG端口中的TDI與第一芯片的第一 JTAG端口的 TDI相連，輸入數(shù)據(jù)，再經(jīng)過第一芯片的第一 JTAG端口的TD0、可編程邏輯器件對(duì)外輸出一 套或多套JTAG端口中的TD0,輸出數(shù)據(jù)。類似地，當(dāng)需要對(duì)第五芯片進(jìn)行正常調(diào)試編程時(shí)， 通過可編程邏輯器件切換將可編程邏輯器件對(duì)外輸出一套或多套JTAG端口中的TDI、TD0 分別與第五芯片的第五JTAG端口的TDI、TD0相連，即可進(jìn)行正常調(diào)試編程。對(duì)第四芯片、 第三芯片和第二芯片進(jìn)行正常調(diào)試編程時(shí)，也可以按照此方式連接，完成JTAG正常調(diào)試編 程模式的運(yùn)行。在JTAG正常調(diào)試編程模式下，通過程序切換，每次只能對(duì)一個(gè)芯片進(jìn)行正 常調(diào)試編程，如果想對(duì)多個(gè)芯片同時(shí)進(jìn)行正常調(diào)試編程，需要將每個(gè)芯片的JTAG端口中的 TDI、TD0與可編程邏輯器件對(duì)外輸出多套JTAG端口中的TDI、TD0分別相連。本發(fā)明不僅實(shí) 現(xiàn)了分時(shí)復(fù)用連接內(nèi)部不同JTAG端口到SiP系統(tǒng)芯片之外，同時(shí)實(shí)現(xiàn)了多個(gè)端口的復(fù)用， 進(jìn)而減少了 SiP系統(tǒng)芯片外部引出引腳的數(shù)目。
[0019] 本發(fā)明中的兩個(gè)以上具有JTAG端口的芯片可以為任意特定功能的具有JTAG端口 的芯片，如DSP，CPU，F(xiàn)PGA等本身利用JTAG端口進(jìn)行編程的器件，也可以包括具備JTAG端 口進(jìn)行芯片測(cè)試的定制化芯片產(chǎn)品。針對(duì)不同功能的芯片，可編程邏輯器件的相應(yīng)編程切 換程序會(huì)存在差異，具體需要結(jié)合器件本身的應(yīng)用設(shè)計(jì)指南進(jìn)行設(shè)計(jì)。對(duì)本領(lǐng)域的技術(shù)人 員來說，切換特定功能的芯片的可編程邏輯器件的編程程序?qū)儆诂F(xiàn)有技術(shù)。
[0020] 本發(fā)明未述及之處適用于現(xiàn)有技術(shù)。
【權(quán)利要求】
1. 一種JTAG鏈互聯(lián)方法，用于SiP系統(tǒng)芯片的內(nèi)部正常調(diào)試編程和連通性測(cè)試，其特 征在于該方法采用的SiP系統(tǒng)芯片由兩個(gè)以上具有JTAG端口的芯片、可編程邏輯器件、存 儲(chǔ)器、外圍電路和電源芯片組成；所述可編程邏輯器件位于SiP系統(tǒng)芯片的內(nèi)部，可編程邏 輯器件可對(duì)外輸出一套或多套JTAG端口，同時(shí)可輸出可編程邏輯器件JTAG的編程口引腳 到SiP系統(tǒng)芯片外部，兩個(gè)以上具有JTAG端口的芯片均通過JTAG端口與可編程邏輯器件 相連；所述可編程邏輯器件包括兩種工作模式，即JTAG正常調(diào)試編程模式和JTAG連通性測(cè) 試模式；所述JTAG連通性測(cè)試模式需將所有SiP系統(tǒng)芯片內(nèi)部的JTAG端口中的TDI、TDO 信號(hào)串聯(lián)起來，最終以TDI輸入，TDO輸出的方式按菊花鏈形式連接；所述JTAG正常調(diào)試 編程模式將可編程邏輯器件對(duì)外輸出一套或多套JTAG端口中的TDI與芯片的JTAG端口的 TDI相連，輸入數(shù)據(jù)，再經(jīng)過芯片的JTAG端口的TDO、可編程邏輯器件對(duì)外輸出一套或多套 JTAG端口中的TDO,輸出數(shù)據(jù)。
2. 根據(jù)權(quán)利要求1所述的JTAG鏈互聯(lián)方法，其特征在于所述可編程邏輯器件采用配置 芯片加載的方式或在線調(diào)試的方式進(jìn)行程序加載；可編程邏輯器件是PLD芯片、CPLD芯片 或FPGA芯片。
【文檔編號(hào)】G01R31/02GK104111400SQ201410275916
【公開日】2014年10月22日 申請(qǐng)日期:2014年6月19日 優(yōu)先權(quán)日:2014年6月19日
【發(fā)明者】朱天成, 楊陽, 李鑫 申請(qǐng)人:中國(guó)航天科工集團(tuán)第三研究院第八三五七研究所