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專利名稱：測試半導(dǎo)體器件的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種例如內(nèi)建式自測試(BIST)電路的測試電路，和用于測試高速半導(dǎo)體存儲(chǔ)器或其它待測電路以及半導(dǎo)體集成電路器件的方法，半導(dǎo)體集成電路器件設(shè)置在同一半導(dǎo)體襯底上的包括測試電路和邏輯電路(例如，CPU)。
背景技術(shù)：
已經(jīng)提出了各種用于測試半導(dǎo)體集成電路，例如半導(dǎo)體存儲(chǔ)器的性能的測試電路。例如，日本專利申請Kokai(已公開)公開第2004-93421，公開了用于測試同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)的BIST電路。BIST電路接收測試輸入圖形(測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi)，該輸入圖形是按照J(rèn)TAG標(biāo)準(zhǔn)的標(biāo)準(zhǔn)串行接口信號，例如基于按照測試模式信號tms和測試數(shù)據(jù)輸入信號tdi確定的測試模式選擇信號ctrl生成測試圖形(test pattern)，并使用生成的測試圖形測試作為待測電路的SDRAM。
但是，上述傳統(tǒng)的BIST電路在提供測試輸入圖形(測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi)時(shí)用于測試SDRAM。因此，如果在測試SDRAM時(shí)輸入測試圖形被中斷或修改，則測試可能中斷或無效。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種測試電路和測試方法，即使在測試期間輸入測試圖形被中斷或修改，該方法也能夠完成給定的測試而沒有任何中斷。
本發(fā)明的另一目的是提供一種利用測試電路的半導(dǎo)體集成電路器件，以便減小設(shè)計(jì)外形(footprint)和測試時(shí)間。
按照本發(fā)明，一種測試電路包括寄存器電路、第一電路、第二電路和第三電路；其中在按照復(fù)位信號執(zhí)行的復(fù)位指令清除數(shù)據(jù)之后，向寄存器電路中寫入數(shù)據(jù)，寄存器電路在下一個(gè)復(fù)位信號執(zhí)行的復(fù)位指令之前保持該寫入的數(shù)據(jù)；第一電路接收用于選擇將被施加用來測試待測電路的測試模式的信號，并按照用于選擇測試模式的信號與第一時(shí)鐘同步地將數(shù)據(jù)寫入寄存器電路；第二電路按照寄存器電路中保持的數(shù)據(jù)生成測試圖形，并與第二時(shí)鐘同步地將基于測試圖形的數(shù)據(jù)輸出到待測電路；第三電路與第二時(shí)鐘同步地接收待測電路輸出的數(shù)據(jù)，并按照測試圖形和待測電路輸出的數(shù)據(jù)評價(jià)待測電路的性能。
此外，按照本發(fā)明，半導(dǎo)體集成電路器件包括形成在半導(dǎo)體襯底上的上述的測試電路；形成在該半導(dǎo)體襯底上的邏輯電路；形成在該半導(dǎo)體襯底上并連接到測試電路的第一電路及邏輯電路的第一公共布線；以及形成在該半導(dǎo)體襯底上并連接到第一公共布線的第一公共接線端。
此外，按照本發(fā)明的用于測試待測電路的方法，使用包括寄存器電路的測試電路，在按照由復(fù)位信號執(zhí)行的復(fù)位指令清除數(shù)據(jù)之后，向寄存器電路中寫入數(shù)據(jù)，在由隨后的復(fù)位信號執(zhí)行復(fù)位指令之前，該寄存器電路保持所寫入的數(shù)據(jù)。該方法包括為測試電路提供用于選擇所應(yīng)用的用來測試待測電路的測試模式的信號，并按照用于選擇測試模式的信號與第一時(shí)鐘同步地將數(shù)據(jù)寫入寄存器電路；按照寄存器電路中保持的信號生成測試圖形，并與第二時(shí)鐘同步地將基于測試圖形的數(shù)據(jù)輸出到待測電路；與第二時(shí)鐘同步地為測試電路提供從待測電路輸出的數(shù)據(jù)，按照測試圖形和待測電路輸出的數(shù)據(jù)評價(jià)待測電路的性能。


參照附圖并閱讀下面給出的詳細(xì)說明，將更充分的理解本發(fā)明，附圖是僅通過示例方式給出的因此本發(fā)明不限于此，其中
圖1給出了作為本發(fā)明第一實(shí)施例的測試電路的BIST電路、測試裝置和SDRAM的示意性結(jié)構(gòu)方塊圖；圖2給出了圖1所示BIST電路的示意性結(jié)構(gòu)的方塊圖；圖3給出了圖1所示SDRAM的示意性結(jié)構(gòu)的方塊圖；圖4給出了圖2所示BIST控制電路的示意性結(jié)構(gòu)的方塊圖；圖5給出了圖4所示多位數(shù)據(jù)寄存器的一位單元數(shù)據(jù)寄存器的示意性結(jié)構(gòu)的方塊圖；圖6是用于說明第一實(shí)施例的BIST電路操作的操作時(shí)序圖；圖7給出了作為本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的系統(tǒng)LSI電路以及測試裝置的示意性結(jié)構(gòu)方塊圖；圖8給出了第二實(shí)施例的比較電路的示意性結(jié)構(gòu)的方塊圖；圖9是用于說明第二實(shí)施例的半導(dǎo)體集成電路器件操作的操作時(shí)序圖；圖10給出了另一個(gè)單元數(shù)據(jù)寄存器的示意性結(jié)構(gòu)的方塊圖。
具體實(shí)施例方式
從下面給出的詳細(xì)說明將更清楚的了解本發(fā)明的其它應(yīng)用范圍。但是應(yīng)當(dāng)理解，表示本發(fā)明優(yōu)選實(shí)施例的詳細(xì)說明和具體示例僅是示例性的，因?yàn)楦鞣N變化和修改對于閱讀過下面的詳細(xì)說明的本領(lǐng)域技術(shù)人員來說是顯而易見的。
第一實(shí)施例圖1給出了作為本發(fā)明第一實(shí)施例的測試電路的BIST電路1、連接到BIST電路1的測試裝置65和作為待測電路的SDRAM 50的示意性結(jié)構(gòu)方塊圖。圖2給出了圖1所示BIST電路1的示意性結(jié)構(gòu)的方塊圖。
BIST電路1是用于生成待測電路SDRAM50(一種類型的半導(dǎo)體存儲(chǔ)器)的指令的電路，以便測試SDRAM50。在圖1中，BIST電路1連接到測試裝置65。BIST電路1包括BIST控制電路10，圖形生成電路20，數(shù)據(jù)比較器30和輸出控制電路40，其中來自測試裝置65的信號輸入BIST控制電路10。BIST控制電路10的輸出信號ctrl被提供給圖形生成電路20和數(shù)據(jù)比較器30。數(shù)據(jù)比較器30的輸出信號compout被提供給輸出控制電路40。例如，BIST控制電路10、圖形生成電路20、數(shù)據(jù)比較器30和輸出控制電路40形成在同一半導(dǎo)體襯底上。
例如，BIST控制電路10接收來自測試裝置65的用于選擇SDRAM50等的測試模式的信號。在第一實(shí)施例中，BIST控制電路10接收作為滿足JTAG標(biāo)準(zhǔn)的標(biāo)準(zhǔn)串行接口數(shù)據(jù)的測試時(shí)鐘tck、測試模式信號tms、測試數(shù)據(jù)輸入信號tdi和測試復(fù)位信號trstn，其中測試時(shí)鐘tck是大約40MHz的第一時(shí)鐘。BIST控制電路10與輸入測試時(shí)鐘tck同步地將表示測試模式選擇結(jié)果的多位BIST控制信號ctrl輸出到圖形生成電路20。在第一實(shí)施例中，BIST控制電路10包括數(shù)據(jù)寄存器12A，數(shù)據(jù)寄存器12A是用于保持表示測試模式選擇結(jié)果的BIST控制信號ctrl的電路。
圖形生成電路20接收BIST控制信號ctrl和測試裝置65提供的外部時(shí)鐘exck(例如，100MHz或更高的外部時(shí)鐘)。圖形生成電路20響應(yīng)輸入BIST控制信號ctrl并與外部時(shí)鐘exck同步地生成測試圖形。測試圖形包括作為SDRAM50輸入信號的時(shí)鐘sck(與外部時(shí)鐘exck同步的時(shí)鐘)，多位指令(控制信號)csb、rasb、casb和web，多位地址adr，和多位輸入數(shù)據(jù)din。時(shí)鐘sck，指令csb、rasb、casb和web，地址adr，和輸入數(shù)據(jù)din被提供給SDRAM50。圖形生成電路20還將輸入數(shù)據(jù)din作為預(yù)期值輸出到數(shù)據(jù)比較器30。
圖形生成電路20輸出的控制信號csb是低電位有效的片選(芯片選擇)信號，用于在SDRAM50中選擇一個(gè)存儲(chǔ)單元陣列。圖形生成電路20輸出的控制信號rasb是低電位有效的行地址選通信號，用于鎖定行地址并按照該行地址選擇字線或刷新存儲(chǔ)單元。圖形生成電路20輸出的控制信號casb是低電位有效的列地址選通信號，用于鎖定列地址，并按照該列地址選擇位線，進(jìn)行讀或?qū)懖僮鳌D形生成電路20輸出的控制信號web是低電位有效的寫使能信號，用于確定由行地址和列地址所選存儲(chǔ)單元的讀或?qū)懩Ｊ健?br> 數(shù)據(jù)比較器30與外部時(shí)鐘exck同步地接收作為SDRAM50的測試結(jié)果的輸出數(shù)據(jù)dout，BIST控制信號ctri和提供給SDRAM50的測試圖形(例如，作為多位輸入數(shù)據(jù)din的預(yù)期值)。數(shù)據(jù)比較器30比較作為預(yù)期值的輸入數(shù)據(jù)din與SDRAM50的輸出數(shù)據(jù)dout，并將表示輸入數(shù)據(jù)din與輸出數(shù)據(jù)dout是否匹配的比較結(jié)果compout輸出到輸出控制電路40。
輸出控制電路40接收并保持比較結(jié)果compout。輸出控制電路40以與來自測試裝置65的外部時(shí)鐘exck同步的方式，將對應(yīng)于比較結(jié)果compout的測試數(shù)據(jù)輸出信號tdo輸出到測試裝置65。
圖3給出了圖1所示SDRAM50的示意性結(jié)構(gòu)的方塊圖。
當(dāng)來自圖1所示的圖形生成電路20的指令csb、rasb、casb和web被提供給SDRAM50中的指令控制器51時(shí)，指令控制器51與時(shí)鐘sck同步地輸出多個(gè)用于控制整個(gè)SDRAM的控制信號。當(dāng)指令控制器51輸出的控制信號被提供給輸入/輸出(I/O)控制器52和I/O緩沖器53時(shí)，在I/O控制器52的控制下數(shù)據(jù)din被輸入到I/O緩沖器53或從I/O緩沖器53輸出數(shù)據(jù)dout。
當(dāng)圖形生成電路20提供的地址adr被提供給SDRAM50時(shí)，具有由內(nèi)部行地址計(jì)數(shù)器54指定的輸出地址的行地址緩沖器55保持該地址adr。地址adr由行地址譯碼器58-1和58-2譯碼，并且存儲(chǔ)單元陣列61-1和61-2中對應(yīng)的字線在字線驅(qū)動(dòng)器59-1和59-2驅(qū)動(dòng)下被選擇。地址adr也被保持在具有由內(nèi)部列地址計(jì)數(shù)器56指定的輸出地址的列地址緩沖器57中。地址adr由列地址譯碼器60-1和60-2譯碼，并且存儲(chǔ)單元陣列61-1和61-2中對應(yīng)的位線被選擇。I/O緩沖器53提供的輸入數(shù)據(jù)din被寫入與所選字線和所選位線連接的存儲(chǔ)單元，或者從存儲(chǔ)單元讀取存儲(chǔ)的數(shù)據(jù)。所讀的數(shù)據(jù)由讀出放大器62-1和62-2放大，然后作為輸出數(shù)據(jù)dout從I/O緩沖器53輸出。
參照圖2，進(jìn)一步說明第一實(shí)施例的BIST電路1的結(jié)構(gòu)。
BIST控制電路10包括TAP控制器11和控制寄存器12。TAP控制器11的輸出連接到控制寄存器12。TAP控制器11接收串行的測試時(shí)鐘tck、測試模式信號tms和串行的測試數(shù)據(jù)輸入信號tdi，并將寄存器控制信號S11輸出到控制寄存器12。控制寄存器12接收寄存器控制信號S11、串行的測試數(shù)據(jù)輸入信號tdi和測試復(fù)位信號trstn。控制寄存器12生成被設(shè)置為1(高電位)有效的多位BIST控制信號ctrl，在內(nèi)部數(shù)據(jù)寄存器12A保持該信號ctrl，并將BIST控制信號ctrl(ctrl0、ctrl1、ctrl2)提供給圖形生成電路20和數(shù)據(jù)比較器30。
圖形生成電路20包括狀態(tài)機(jī)21、指令生成電路22、地址生成電路23、數(shù)據(jù)生成電路24和緩沖器25。指令生成電路22、地址生成電路23和數(shù)據(jù)生成電路24連接到狀態(tài)機(jī)21的輸出，緩沖器25連接到狀態(tài)機(jī)21的輸入。當(dāng)控制寄存器12提供的BIST控制信號ctrl變成高電位時(shí)，狀態(tài)機(jī)21開始操作，與輸入外部時(shí)鐘exck同步地產(chǎn)生多種類型的狀態(tài)，并輸出用于控制指令生成電路22、地址生成電路23和數(shù)據(jù)生成電路24的控制信號。緩沖器25由外部時(shí)鐘exck驅(qū)動(dòng)，并將時(shí)鐘sck提供給SDRAM50。
由于狀態(tài)機(jī)21的控制，指令生成電路22生成多位指令csb、rasb、casb和web，地址生成電路23生成多位地址adr，且數(shù)據(jù)生成電路24生成多位輸入數(shù)據(jù)din。這些信號作為測試信號被提供給SDRAM50。
數(shù)據(jù)比較器30根據(jù)BIST控制信號ctrl操作，并且包括觸發(fā)器(FF)電路31，觸發(fā)器電路31與外部時(shí)鐘exck同步地從SDRAM50獲取多位輸出數(shù)據(jù)dout。在FF電路31的輸出一側(cè)，級聯(lián)了用于比較數(shù)據(jù)的兩輸入異或門(XOR電路)32和用于比較數(shù)據(jù)的多輸入XOR電路33。XOR電路32比較由FF電路31獲取的SDRAM50的多位輸出數(shù)據(jù)dout與由數(shù)據(jù)生成電路24提供的作為預(yù)期值的多位輸入數(shù)據(jù)din。兩個(gè)輸入相異時(shí)XOR電路32的輸出變?yōu)楦撸瑑蓚€(gè)輸入相同時(shí)XOR電路32的輸出變?yōu)榈汀＿B接到XOR電路32輸出的XOR電路33比較XOR電路32的個(gè)別輸出信號，并將比較結(jié)果compout輸出到輸出控制電路40。
輸出控制電路40包括兩輸入的邏輯或門(OR電路)41和觸發(fā)器電路42。兩輸入的邏輯或門(OR電路)41接收比較結(jié)果compout和串行的測試數(shù)據(jù)輸出信號tdo。FF電路42連接到OR電路41的輸出端，并保持輸出信號。FF電路42與外部時(shí)鐘exck同步地保持OR電路41的輸出信號，并將該保持的結(jié)果發(fā)送返回到OR電路41的輸入端。FF電路42由測試復(fù)位信號trstn清除。如果比較結(jié)果compout為高，則輸出控制電路40保持該信號，并與外部時(shí)鐘exck同步地將對應(yīng)于所保持的內(nèi)容的串行測試數(shù)據(jù)輸出信號tdo輸出到測試裝置65。該電路中保持的高信號由測試復(fù)位信號trstn清除。
圖4給出了圖1和圖2所示BIST控制電路10的示意性結(jié)構(gòu)的方塊圖。
BIST電路10中包括的TAP控制器11含有狀態(tài)機(jī)11A，指令寄存器11B和指令譯碼器11C。BIST電路10中包括的控制寄存器12含有用于保持?jǐn)?shù)據(jù)的多位數(shù)據(jù)寄存器12A，多位數(shù)據(jù)譯碼器12B和三輸入的OR電路12C。
TAP控制器11的狀態(tài)機(jī)11A按照提供的測試時(shí)鐘tck和測試模式信號tms，通過輸出控制信號來控制指令寄存器11B和控制寄存器12中的數(shù)據(jù)寄存器12A時(shí)鐘信號clock-IR、移位信號shift-IR和更新信號update-IR被提供給指令寄存器(IR)11B；時(shí)鐘信號clock-DR、移位信號shift-DR和更新信號update-DR被提供給數(shù)據(jù)寄存器(DR)12A。指令寄存器11B按照測試數(shù)據(jù)輸入信號tdi和狀態(tài)機(jī)11A提供的控制信號(時(shí)鐘信號clock-IR、移位信號shift-IR和更新信號update-IR)保持測試指令。指令寄存器11B的輸出連接到指令譯碼器11C。指令譯碼器11C譯碼測試指令，并將寄存器控制信號S11輸出到控制寄存器12。
控制寄存器12中的數(shù)據(jù)寄存器12A按照測試數(shù)據(jù)輸入信號tdi、狀態(tài)機(jī)11A提供的控制信號(時(shí)鐘信號clock-IR、移位信號shift-IR和更新信號update-IR)以及控制信號ctrl_or保持作為測試模式選擇結(jié)果的控制數(shù)據(jù)，其中控制信號ctrl_or是通過OR電路12C獲得的邏輯OR。數(shù)據(jù)寄存器12A的輸出連接到數(shù)據(jù)譯碼器12B。例如，數(shù)據(jù)譯碼器12B將控制數(shù)據(jù)譯碼成三個(gè)BIST控制信號ctrl(ctrl0、ctrl1和ctrl2)，并將該信號輸出到圖形生成電路20和數(shù)據(jù)比較器30。數(shù)據(jù)譯碼器12B的輸出連接到OR電路12C。OR電路12C接收三個(gè)BIST控制信號ctrl0、ctrl1和ctrl2，并將邏輯OR作為控制信號ctrl_or輸出到數(shù)據(jù)寄存器12A。
圖5給出了圖4所示多位數(shù)據(jù)寄存器12A中的一位單元數(shù)據(jù)寄存器12-n的示意性結(jié)構(gòu)的方塊圖。
多位數(shù)據(jù)寄存器12A具有多個(gè)級聯(lián)在移位數(shù)據(jù)輸出側(cè)的一位單元數(shù)據(jù)寄存器12A-n(n是正整數(shù)并且表示該寄存器處于級聯(lián)的寄存器中的第n位置)。每個(gè)單元數(shù)據(jù)寄存器12A-n包括多路選(MUX)電路71，連接到MUX電路71之輸出的FF電路72，連接到FF電路72之輸出的第二MUX電路73，和連接到MUX電路73之輸出的第二FF電路74。MUX電路71按照來自狀態(tài)機(jī)11A的移位信號shift-DR選擇從先前單元數(shù)據(jù)寄存器12A-n輸入的輸入數(shù)據(jù)Dn-1或移位數(shù)據(jù)SDn-1。FF電路72按照時(shí)鐘信號clock-DR移位從MUX電路71輸出的數(shù)據(jù)，并將該移位數(shù)據(jù)SDn輸出到下一級單元數(shù)據(jù)寄存器12A-(n+1)。當(dāng)測試復(fù)位信號trstn變?yōu)榈蜁r(shí)(在如圖6所示的t5至t6期間)，F(xiàn)F電路72被復(fù)位。MUX電路73按照控制信號ctrl_or選擇并輸出來自FF電路72的移位數(shù)據(jù)SDn或來自FF電路74的數(shù)據(jù)Dn。FF電路74按照更新信號update-DR保持從MUX電路73輸出的數(shù)據(jù)，并將該輸出數(shù)據(jù)發(fā)送返回到MUX電路73的輸入端。當(dāng)測試復(fù)位信號trstn變?yōu)榈蜁r(shí)(在如圖6所示的t5至t6期間)，F(xiàn)F電路74被復(fù)位。
在單元數(shù)據(jù)寄存器12A-n中，當(dāng)移位信號shift-DR是“0”時(shí)，MUX電路71將輸入數(shù)據(jù)Dn-1輸出到FF電路72。當(dāng)移位信號shift-DR是“1”時(shí)，MUX電路71將前一級單元數(shù)據(jù)寄存器12A-n所提供的移位數(shù)據(jù)SDn-1輸出到FF電路72。FF電路72按照時(shí)鐘信號clock-DR移位從MUX電路71輸出的數(shù)據(jù)，并將該移位數(shù)據(jù)SDn發(fā)送到下一級單元數(shù)據(jù)寄存器12A-(n+1)和MUX電路73。當(dāng)控制信號ctrl_or是“0”時(shí)，MUX電路73將移位數(shù)據(jù)SDn輸出到FF電路74。當(dāng)控制信號ctrl_or是“1”時(shí)，MUX電路73將FF電路74提供的數(shù)據(jù)Dn輸出到FF電路74。FF電路74按照更新信號update-DR保持從MUX電路73提供的數(shù)據(jù)。MUX電路73和FF電路74形成數(shù)據(jù)鎖存電路。
如上所述，單元數(shù)據(jù)寄存器12A-n能夠按照控制信號shift-DR和時(shí)鐘clock-DR移動(dòng)由前一級單元數(shù)據(jù)寄存器12A-(n-1)提供的移位數(shù)據(jù)，并連續(xù)地將該數(shù)據(jù)發(fā)送到下一級單元數(shù)據(jù)寄存器12A-(n+1)。單元數(shù)據(jù)寄存器12A-n還能夠按照更新信號update-DR，將保持在由MUX電路73和FF電路74形成的數(shù)據(jù)鎖存電路中的數(shù)據(jù)輸出到數(shù)據(jù)譯碼器12B。當(dāng)控制信號ctrl_or是“1”時(shí)，不接受Ff電路72輸出的數(shù)據(jù)，由MUX電路73和FF電路74形成的數(shù)據(jù)鎖存電路中的數(shù)據(jù)仍被保持。只有當(dāng)測試復(fù)位信號trstn變?yōu)榈蜁r(shí)該保持的數(shù)據(jù)被清除，并且不以其它方式被寫入。由MUX電路73和FF電路74形成的數(shù)據(jù)鎖存電路保持并輸出該數(shù)據(jù)。
圖6是用于說明第一實(shí)施例(第一實(shí)施例的測試方法)的BIST電路1操作的操作時(shí)序圖。該時(shí)序圖給出了SDRAM50的讀操作。
首先將簡要的說明用于測試SDRAM50的寫操作。測試裝置65向BIST電路1提供串行的測試時(shí)鐘tck、測試模式信號tms、測試數(shù)據(jù)輸入信號tdi和外部時(shí)鐘exck。BIST電路1中的BIST控制電路10與測試時(shí)鐘tck同步地輸出多位BIST控制信號ctrl。圖形生成電路20由多位BIST控制信號ctrl觸發(fā)，并與外部時(shí)鐘exck同步地生成和提供時(shí)鐘sck，多位指令csb、rasb、casb和web，多位地址adr和多位輸入數(shù)據(jù)din至SDRAM50。提供至SDRAM50的多位輸入數(shù)據(jù)din被連續(xù)地寫入圖3所示的存儲(chǔ)單元陣列61-1和61-2的存儲(chǔ)單元中。
下面將參照圖6說明SDRAM50的讀操作。
當(dāng)測試裝置65在圖6中時(shí)刻t0為BIST電路1提供測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi時(shí)，將用于確定如地址掃描方法的測試模式的測試圖形和數(shù)據(jù)輸入到BIST控制電路10。來自測試裝置65的外部時(shí)鐘exck被提供給圖形生成電路20中的緩沖器25，與外部時(shí)鐘exck同步的時(shí)鐘sck從緩沖器25輸出并被提供給SDRAM50。
BIST控制電路10在時(shí)刻t1選擇測試模式。對應(yīng)的多位BIST控制信號ctrl變?yōu)楦撸⑶遗c測試時(shí)鐘tck同步地從控制寄存器12被輸出到圖形生成電路20和數(shù)據(jù)比較器30。在控制寄存器12中，當(dāng)控制信號ctrl為高時(shí)，OR電路12C提供到數(shù)據(jù)寄存器12A的控制信號ctrl_or變高。然后，在BIST控制信號ctrl變低之前，數(shù)據(jù)寄存器12A中的FF電路74與測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi無關(guān)(不考慮輸入圖形是否被中斷或者圖形的內(nèi)容是否被改變)地保持并輸出數(shù)據(jù)。
當(dāng)BIST控制信號ctrl為高時(shí)，狀態(tài)機(jī)11A被觸發(fā)，并與外部時(shí)鐘exck同步地操作。在圖形生成電路20中，在時(shí)刻t2指令生成電路22產(chǎn)生指令csb、rasb、casb和web，并且地址生成電路23產(chǎn)生地址adr。指令csb、rasb、casb和web以及地址adr的測試圖形被提供給SDRAM50。此外，數(shù)據(jù)生成電路24產(chǎn)生并提供輸入數(shù)據(jù)din至SDRAM50和數(shù)據(jù)比較器30。
當(dāng)控制信號csb為低時(shí)，控制信號rasb變低。然后，當(dāng)控制信號casb為低時(shí)，從圖3所示的存儲(chǔ)單元陣列61-1和61-2中順序的讀取測試數(shù)據(jù)Q1、Q2、Q3、Q4等，并將其作為輸出數(shù)據(jù)dout提供給數(shù)據(jù)比較器30。
在數(shù)據(jù)比較器30中，F(xiàn)F電路31由BIST控制信號ctrl驅(qū)動(dòng)。FF電路31與外部時(shí)鐘exck同步地獲取輸出數(shù)據(jù)dout。XOR電路32和33比較輸出數(shù)據(jù)dout與預(yù)期值的輸入數(shù)據(jù)din。如果輸出數(shù)據(jù)dout與預(yù)期值的輸入數(shù)據(jù)din匹配，則從XOR電路33輸出的比較結(jié)果compout變低。如果數(shù)據(jù)不匹配，則比較結(jié)果compout變高。
如果在時(shí)刻t3來自SDRAM50的輸出數(shù)據(jù)dout的數(shù)據(jù)Q3表示存在缺陷，則數(shù)據(jù)比較器30提供的比較結(jié)果compout變高。
在輸出控制電路40中，在時(shí)刻t4將比較結(jié)果compout提供給OR電路41，并與外部時(shí)鐘exck同步地被FF電路42獲得，保持該狀態(tài)。與外部時(shí)鐘exck同步提供的測試數(shù)據(jù)輸出信號tdo被送到測試裝置65。測試裝置65能夠按照測試數(shù)據(jù)輸出信號tdo基于通過/失敗評價(jià)SDRAM50。
當(dāng)測試裝置65在時(shí)刻t5將測試復(fù)位信號trstn變?yōu)榈蜁r(shí)，數(shù)據(jù)寄存器12A中的FF電路72和74被復(fù)位，BIST控制信號ctrl變低。此外，輸出控制電路40中的FF電路42被復(fù)位，測試數(shù)據(jù)輸出信號tdo變低。
當(dāng)測試裝置65在時(shí)刻t6將測試復(fù)位信號trstn變?yōu)楦邥r(shí)，能夠重復(fù)時(shí)刻t0之后的操作。數(shù)據(jù)寄存器12A中的FF電路74在從時(shí)刻t1至?xí)r刻t6期間內(nèi)(圖6中測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi的交叉排線畫出的陰影部分表示的期間)保持?jǐn)?shù)據(jù)輸出，因此測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi的任何輸入狀態(tài)都不影響B(tài)IST操作。
如上所述，第一實(shí)施例使用控制寄存器12，控制寄存器12在按照復(fù)位信號執(zhí)行復(fù)位之后被寫入，并且在按照隨后的復(fù)位信號trstn執(zhí)行復(fù)位之前(圖6中時(shí)刻t1至?xí)r刻t6的期間內(nèi))保持該寫入的數(shù)據(jù)。控制寄存器12保持該寫入的數(shù)據(jù)，直到按照復(fù)位信號trstn被復(fù)位。輸入到BIST電路1的數(shù)據(jù)的任何改變都不改變保持在控制寄存器12中的數(shù)據(jù)，除非按照復(fù)位信號trstn被復(fù)位。當(dāng)通過根據(jù)保持在控制寄存器12中的數(shù)據(jù)生成測試圖形、通過為SDRAM50提供基于該測試圖形的數(shù)據(jù)、且通過按照從SDRAM50輸出的數(shù)據(jù)dout評價(jià)SDRAM50的性能，而進(jìn)行測試SDRAM50時(shí)，輸入到控制寄存器12中的測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi將不影響測試操作。因此，通過第一實(shí)施例的BIST電路1或測試方法，即使在測試期間輸入到BIST電路1的測試圖形(測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi)被中斷或修改，也能夠完成給定的測試而沒有任何中斷。
在上述的實(shí)施例中，測試時(shí)鐘tck是從測試裝置65提供的，但是BIST電路1可以包括用于生成測試時(shí)鐘tck的振蕩器。
在上述的實(shí)施例中，外部時(shí)鐘exck是從測試裝置65提供的，但是BIST電路1可以包括用于生成外部時(shí)鐘exck的振蕩器。
第二實(shí)施例圖7給出了作為本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的系統(tǒng)LSI電路100以及連接到系統(tǒng)LSI電路100的測試裝置65的示意性結(jié)構(gòu)方塊圖。圖8給出了第二實(shí)施例的比較電路的示意性結(jié)構(gòu)的方塊圖。
在圖8所示的比較系統(tǒng)LSI電路100a中，公共接線端pi1至pi3和po1連接到用于選擇信號的選擇器111a。選擇器111a選擇一個(gè)公共接線端，并將其連接到控制芯片110a中的BIST電路1a或邏輯電路130。該結(jié)構(gòu)能夠降低系統(tǒng)LSI電路100a的外部接線端的數(shù)量，但是會(huì)出現(xiàn)以下的問題。由于在通過使用BIST電路1a測試SDRAM50時(shí)不能中斷向BOST電路1a輸入測試圖形，所以不能同時(shí)測試SDRAM50和邏輯電路130。因?yàn)檫x擇器111a選擇輸入信號并將其送至BIST電路1a或邏輯電路130，所以由選擇器111a中包括的元件導(dǎo)致的信號延遲將延遲測試操作。因?yàn)檫x擇器111a含有多個(gè)轉(zhuǎn)換模塊(switching block)(圖8中有四個(gè)轉(zhuǎn)換模塊)，所以系統(tǒng)LSI電路將具有較大的設(shè)計(jì)外形(footprint)。
第二實(shí)施例的半導(dǎo)體集成電路器件使用上述第一實(shí)施例的BIST電路1，因此能夠同時(shí)測試SDRAM50和邏輯電路130，并且能夠避免測試操作中的延遲和引腳的增加。
圖7中所示的第二實(shí)施例的系統(tǒng)LSI電路100包括用于控制整個(gè)系統(tǒng)的控制芯片110和單片封裝的SDRAM50。系統(tǒng)LSI電路100的封裝具有用于電連接測試裝置65的測試接線端模塊(terminal block)pi1至pi5和po1。封裝具有應(yīng)用所需的其他的接線端(沒有顯示)。圖7中所示的測試接線端模塊是輸入接線端pi1至pi5和輸出接線端po1。
輸入接線端pi1是公共接線端(第一時(shí)鐘接線端)，用于通過公共布線101將第一時(shí)鐘或測試時(shí)鐘tck以及用于測試邏輯電路130的第三時(shí)鐘clk提供給BIST電路1和邏輯電路130。輸入接線端pi2是公共接線端(第一輸入接線端)，用于通過公共布線102將測試模式信號tms和第一輸入信號in1提供給BIST電路1和邏輯電路130。輸入接線端Pi3是公共接線端(第二輸入接線端)，用于通過公共布線103將測試數(shù)據(jù)輸入信號tdi和第二輸入信號in2提供給BIST電路1和邏輯電路130。輸入接線端Pi4是用于將測試復(fù)位信號trstn提供給BIST電路1的接線端。輸入接線端Pi5是用于將模式信號“mode”提供給選擇器111的接線端。輸出接線端Po1是用于將測試數(shù)據(jù)輸出信號tdo從BIST電路1輸出到外部或用于將輸出信號“out”從邏輯電路130輸出到外部的公共接線端。
控制芯片110包括選擇器111、如圖1和2(第一實(shí)施例)所示的BIST電路1、時(shí)鐘發(fā)生裝置和例如CPU的邏輯電路130，這些元件形成在單個(gè)半導(dǎo)體襯底上。選擇器111選擇內(nèi)部測試數(shù)據(jù)輸出信號tdo或輸出信號“out”并將其輸出到外部。時(shí)鐘發(fā)生裝置(例如，振蕩器120)產(chǎn)生外部時(shí)鐘exck。邏輯電路130執(zhí)行用于控制整個(gè)系統(tǒng)LSI電路的邏輯處理。
選擇器111的輸出連接到輸出接線端po1，其輸入由測試數(shù)據(jù)輸出信號tdo和輸出信號“out”提供。選擇器111按照模式信號“mode”選擇測試數(shù)據(jù)輸出信號tdo或輸出信號“out”，并將選擇的信號輸出到輸出接線端po1。選擇器111包括門電路和其它的電路。
BIST電路1具有經(jīng)由公共布線101連接到輸入接線端pi1的測試時(shí)鐘tck的接線端，經(jīng)由公共布線102連接到輸入接線端pi2的測試模式信號tms的接線端，經(jīng)由公共布線103連接到輸入接線端pi3的測試數(shù)據(jù)輸入信號tdi的接線端，連接到輸入接線端pi4的測試復(fù)位信號trstn的接線端，連接到選擇器111的測試數(shù)據(jù)輸出信號tdo的接線端，和外部時(shí)鐘exck的輸入接線端。BIST電路1還具有用于輸入SDRAM50的輸出數(shù)據(jù)dout的輸入接線端，以及用于將被輸入的信號(時(shí)鐘sck，指令csb、rasb、casb和web，地址adr和輸入數(shù)據(jù)din)輸出到SDRAM50的接線端。
邏輯電路130具有經(jīng)由公共布線101連接到輸入接線端pi1的時(shí)鐘clk的接線端，經(jīng)由公共布線102連接到輸入接線端pi2的輸入信號in1的接線端，經(jīng)由公共布線103連接到輸入接線端pi3的輸入信號in2的接線端，和連接到選擇器111的輸出信號out的接線端。邏輯電路130具有用于與測試時(shí)鐘clk同步地對測試裝置65所提供的測試輸入信號in1和in2執(zhí)行邏輯操作、并將測試結(jié)果作為輸出信號“out”輸出到測試裝置65的功能。
圖9是圖7所示的系統(tǒng)LSI電路100的測試操作(測試方法)的操作時(shí)序圖。
當(dāng)測試開始時(shí)，測試裝置65在步驟ST1為系統(tǒng)LSI電路100的輸入接線端pi1至pi3提供輸入信號。例如，輸入信號被提供給邏輯電路130和BIST電路1，但是在步驟ST1提供了某種輸入圖形，因此該信號在BIST電路1中變得很重要。因此，測試模式信號tms和測試數(shù)據(jù)輸入信號tdi(用于確定例如地址掃描方法的測試模式和測試圖形的數(shù)據(jù))與測試時(shí)鐘tck同步地被提供給BIST電路1，BIST電路1被激活。
在步驟ST2，激活的BIST電路1與振蕩器120提供的外部時(shí)鐘exck同步地產(chǎn)生時(shí)鐘sck，指令csb、rasb、casb和web和將被提供給SDRAM50的地址adr，并以步驟ST1中確定的測試模式測試SDRAM50。在步驟ST2(圖6或圖9中測試時(shí)鐘tck、測試模式信號tms和測試數(shù)據(jù)輸入信號tdi的交叉排線畫出的陰影部分所表示的期間)，BIST電路1與外部時(shí)鐘exck同步地工作，與任何其它輸入信號無關(guān)。換言之，即使從公共接線端pi1、pi2并經(jīng)由公共布線101、102和103提供了用于操作邏輯電路130的輸入信號，BIST電路1的操作也不受影響。
例如，為了與BIST電路1并行地測試邏輯電路130，在步驟ST2，測試裝置65向系統(tǒng)LSI電路100的輸入接線端pi1至pi3提供輸入信號。在步驟ST2給出了對于邏輯電路130重要的輸入圖形，并且選擇器111按照模式信號“mode”選擇邏輯電路130的輸出信號“out”。邏輯電路130被測試，結(jié)果作為輸出信號“out”從外部接線端po1提供給測試裝置65，然后基于通過/失敗評價(jià)邏輯電路130。
在步驟ST3，選擇器111按照模式信號“mode”選擇BIST電路1的測試數(shù)據(jù)輸出信號tdo。SDRAM50的測試結(jié)果作為測試數(shù)據(jù)輸出信號tdo從輸出接線端po1提供給測試裝置65，然后基于通過/失敗評價(jià)SDRAM50。然后，測試裝置65將測試復(fù)位信號trstn經(jīng)由輸入接線端pi4提供給BIST電路1。BIST1被復(fù)位，測試結(jié)束。
如上所述，系統(tǒng)LSI電路100或第二實(shí)施例的半導(dǎo)體集成電路器件包括邏輯電路130和BIST電路1(第一實(shí)施例的BIST電路)，即使在測試電路時(shí)輸入到寄存器電路的測試圖形被中斷或修改，該BIST電路1也能夠完成給定的測試而沒有任何中斷。因此，在BIST電路1測試SDRAM50(步驟ST2)的同時(shí)，能夠通過公共接線端pi1、pi2和pi3以及公共布線101、102和103向邏輯電路130提供輸入信號。因此，第二實(shí)施例的半導(dǎo)體集成電路器件在沒有用于選擇輸入信號的電路(例如在圖9所示比較電路中的大規(guī)模選擇器111a)的情況下，能夠向測試電路和邏輯電路提供信號，因此減少了引腳。此外，由于消除了傳統(tǒng)的輸入選擇器所導(dǎo)致的信號延遲，所以能夠執(zhí)行高速測試。
修改的實(shí)施例本發(fā)明不限于上述的第一和第二實(shí)施例的構(gòu)造，下面所述的各種變化和修改是可能的。
第一實(shí)施例的單元數(shù)據(jù)寄存器12A-n中的數(shù)據(jù)鎖存電路包括MUX電路73和FF電路74，如圖5所示。像圖10所示的單元數(shù)據(jù)寄存器12A-na一樣，單元數(shù)據(jù)寄存器可以不包括圖5所示的MUX電路73，并且可以被配置成用于將控制信號ctrl_or和更新信號update_DR輸入至兩輸入的邏輯與門(AND電路)75，將AND電路75的輸出信號輸入至FF電路74的時(shí)鐘輸入端，并將FF電路74的數(shù)據(jù)輸入端連接到FF電路72的數(shù)據(jù)輸出端。這種配置使用AND邏輯，以便從更新信號update_DR獲得選通時(shí)鐘。數(shù)據(jù)能夠以與圖5所示結(jié)構(gòu)中相同的方式保持在圖10所示的結(jié)構(gòu)中。
上述的第二實(shí)施例的半導(dǎo)體集成電路器件包括BIST電路1和一個(gè)并行連接的邏輯電路130，如圖7所示。本發(fā)明也可應(yīng)用到包括BIST電路1和多個(gè)并行連接的邏輯電路的半導(dǎo)體集成電路器件。
在上述的第一和第二實(shí)施例中，待測電路是SDRAM50。但是，本發(fā)明也可用于各種待測電路，包括例如靜態(tài)RAM(SRAM)、快閃ROM和產(chǎn)品編程ROM(P2ROM)的半導(dǎo)體存儲(chǔ)器以及例如邏輯電路的半導(dǎo)體集成電路。
如此說明了本發(fā)明，顯而易見能以多種方式做出相同的改變。這種改變不能視為脫離本發(fā)明的實(shí)質(zhì)和范圍，所有的這種修改對本領(lǐng)域技術(shù)人員是很明顯的，并且傾向于包含在權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種測試電路，包括寄存器電路，在按照由復(fù)位信號執(zhí)行的復(fù)位指令清除數(shù)據(jù)之后，向寄存器電路中寫入數(shù)據(jù)，該寄存器電路在由下一個(gè)復(fù)位信號執(zhí)行復(fù)位指令之前保持該寫入的數(shù)據(jù)；第一電路，其接收用于選擇將被應(yīng)用于測試待測電路的測試模式的信號，并按照用于選擇測試模式的信號與第一時(shí)鐘同步地將數(shù)據(jù)寫入寄存器電路；第二電路；其按照寄存器電路中保持的數(shù)據(jù)生成測試圖形，并與第二時(shí)鐘同步地將基于測試圖形的數(shù)據(jù)輸出到待測電路；以及第三電路，其與第二時(shí)鐘同步地接收待測電路輸出的數(shù)據(jù)，并按照測試圖形和待測電路輸出的數(shù)據(jù)評價(jià)待測電路的性能。
2.如權(quán)利要求1所述的測試電路，進(jìn)一步包括第四電路，其與第二時(shí)鐘同步地將第三電路產(chǎn)生的評價(jià)結(jié)果輸出到外部。
3.如權(quán)利要求1所述的測試電路，其中通過判斷測試圖形與待測電路輸出的數(shù)據(jù)是否匹配來執(zhí)行由第三電路實(shí)施的評價(jià)。
4.如權(quán)利要求1所述的測試電路，其中第一時(shí)鐘是從第一電路外部提供給第一電路的時(shí)鐘；第二時(shí)鐘是第二和第三電路外部提供給第二和第三電路的時(shí)鐘。
5.如權(quán)利要求1所述的測試電路，進(jìn)一步包括產(chǎn)生第二時(shí)鐘的振蕩器。
6.如權(quán)利要求1所述的測試電路，其中第二時(shí)鐘具有與待測電路的實(shí)際工作頻率相同的頻率。
7.一種半導(dǎo)體集成電路器件，包括形成在半導(dǎo)體襯底上的如權(quán)利要求1所述的測試電路；形成在該半導(dǎo)體襯底上的邏輯電路；形成在該半導(dǎo)體襯底上并連接到測試電路的第一電路和邏輯電路的第一公共布線；以及形成在該半導(dǎo)體襯底上并連接到第一公共布線的第一公共接線端。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路器件，其中第一公共接線端接收第一時(shí)鐘或用于為邏輯電路的操作定時(shí)的第三時(shí)鐘。
9.如權(quán)利要求7所述的半導(dǎo)體集成電路器件，其中第一公共接線端接收用于選擇測試模式的信號或用于操作邏輯電路的數(shù)據(jù)。
10.如權(quán)利要求8所述的半導(dǎo)體集成電路器件，進(jìn)一步包括形成在該半導(dǎo)體襯底上并連接到測試電路的第一電路和邏輯電路的第二公共布線；以及形成在該半導(dǎo)體襯底上并連接到第二公共布線的、用于接收從測試電路輸出的信號或從邏輯電路輸出的信號的第二公共接線端。
11.一種用于測試待測電路的方法，使用包括寄存器電路的測試電路，在按照由復(fù)位信號執(zhí)行的復(fù)位指令清除數(shù)據(jù)之后向寄存器電路中寫入數(shù)據(jù)，在由隨后的復(fù)位信號執(zhí)行復(fù)位指令之前，該寄存器電路保持所寫入的數(shù)據(jù)；該方法包括為測試電路提供用于選擇將被應(yīng)用于測試待測電路的測試模式的信號，并按照用于選擇測試模式的信號與第一時(shí)鐘同步地將數(shù)據(jù)寫入寄存器電路；按照寄存器電路中保持的數(shù)據(jù)生成測試圖形，并與第二時(shí)鐘同步地將基于測試圖形的數(shù)據(jù)輸出到待測電路；與第二時(shí)鐘同步地為測試電路提供從待測電路輸出的數(shù)據(jù)，按照測試圖形和待測電路輸出的數(shù)據(jù)評價(jià)待測電路的性能。
12.如權(quán)利要求11所述的方法，進(jìn)一步包括與第二時(shí)鐘同步地將評價(jià)結(jié)果輸出到外部。
13.如權(quán)利要求11所述的方法，其中通過判斷測試圖形與待測電路輸出的數(shù)據(jù)是否匹配來執(zhí)行評價(jià)。
全文摘要
一種測試電路包括寄存器電路、TAP控制器、圖形生成電路和數(shù)據(jù)比較器；其中在數(shù)據(jù)按照復(fù)位指令被清除之后，數(shù)據(jù)被寫入寄存器電路，寄存器電路在隨后的復(fù)位指令輸入之前保持該寫入的數(shù)據(jù)；TAP控制器接收用于選擇測試模式的信號，并按照用于選擇測試模式的信號與第一時(shí)鐘同步地將數(shù)據(jù)寫入寄存器電路；圖形生成電路按照寄存器電路中保持的數(shù)據(jù)生成測試圖形，并與第二時(shí)鐘同步地將基于測試圖形的數(shù)據(jù)輸出到待測電路；數(shù)據(jù)比較器與第二時(shí)鐘同步地接收待測電路輸出的數(shù)據(jù)，并按照測試圖形和待測電路輸出的數(shù)據(jù)評價(jià)性能。
文檔編號G01R31/317GK1690724SQ20051005928
公開日2005年11月2日 申請日期2005年3月25日 優(yōu)先權(quán)日2004年4月23日
發(fā)明者世永丈 申請人:沖電氣工業(yè)株式會(huì)社