專利名稱：半導體集成電路和系統lsi的制作方法
技術領域：
本發明涉及能夠容易地進行測試的半導體集成電路和系統LSI的 結構。
背景技術：
一般來說，半導體集成電路中的功能測試按如下的步驟進行。首 先，對作為測試對象的半導體集成電路輸入測試輸入信號，并用LSI 測試裝置對響應該輸入而輸出的測試輸出信號進行接收。然后，在該 LSI測試裝置中，通過對從該半導體集成電路輸出的測試輸出信號和 表示正常動作時的輸出狀態的測試期望值信號進行比較判定來測試 該半導體集成電路是否在正常動作。在此，為了進行上述那樣的功能測試，需要預先設置能夠對被測 試電路直接輸入測試輸入信號，并且能夠直接輸出測試輸出信號那樣 的測試專用端子或兼作LSI的外部端子的測試兼用端子(以下稱為測 試專用/測試兼用端子)。但是，隨著半導體集成電路的大規?；蛷碗s化，測試信號的輸 入輸出所需要的上述測試專用/測試兼用端子的數量逐漸增加。作為針 對這樣的測試端子數量增加的現有對策，公知有BIST (Built in Self Test)這樣的測試方法(參照專利文獻1 )。所謂BIST是指如下的測 試方法使被測試電路的內部產生用LSI測試裝置進行功能測試所需 要的上述測試輸入信號和測試期望值信號，并在設于電路內部的期望 值判定裝置中進行比較判定，且僅使其判定結果從半導體集成電路中 輸出。據此，因為不再需要使測試信號從LSI外部直接對被測試電路進 行輸入和輸出，所以能通過在實施上述BIST時僅將所需最低限度的 端子作為測試端子來抑制觀'H式端子數量的增加。專利文獻1:日本特開2004-93421號公報 發明內容在現有的BIST方法中，不需要使測試信號從LSI外部直接輸入 到被測試電路，因而能夠大幅度地減少測試端子數量。然而隨著近年 來系統LSI化而安裝高速接口和高精度的模擬器等電路，這樣一來會 出現如下問題當兼用LSI外部端子和測試用端子時會容易受到噪聲 或負載的影響，進而可用作測試端子的外部端子受到限制。另外，隨 著電路規模逐漸增加，出現了使用期望值生成電路和輸入值生成電路 這樣的BIST方法時所需要的電路規模增加的問題。另一方面，近年來，將多個半導體集成電路作為一個系統LSI封 裝的技術的開發不斷取得進展，作為這樣的系統級封裝(以下稱為 SIP),例如具有在一個基片上構成多個半導體集成電路的類型和貼 合多個半導體集成電路、在每一級上層疊而成的類型。當進行這樣的SIP的功能測試時，在存在構成該SIP的多個半導 體集成電路中的任何一個都不具備自我診斷功能的電路的情況下，將 無法使用BIST方法，結果就又會出現需要具備測試專用/測試兼用端 子，導致測試端子數量增加的問題。進而，隨著近年來LSI電路的高速化，當想要以與實際動作相同 的速度對被測試電路進行功能測試時，會出現難以進行用于以實際動 作對測試專用/測試兼用端子和被測試電路進行功能測試的物理定時 設計。另外，當在作為構成對象的半導體集成電路中產生了供給問題時 而用其他的半導體集成電路來替代的情況下，需要變更用于測試的輸 入值和期望值，因此出現了當不進行半導體集成電路自身的硬件修正 時就無法進行測試這樣的問題。本發明是鑒于上述問題而完成的，其目的在于提供一種半導體集 成電路，能夠解決當進行LSI的功能測試時用于從外部輸入所需信號
的煩U試專用/測試兼用端子數量增加這樣的問題。進而，本發明的另一目的在于提供一種半導體集成電路，用于解 決在由多個半導體集成電路構成的SIP類型的系統LSI中至少有一個 不具備自我診斷功能的半導體集成電路時產生的測試端子數量增加 的問題。為了實現上述目的，本發明提供一種半導體集成電路，內置有作 為測試對象的被測試電路，具有測試期望值編程裝置，用于生成用來 與上述被測試電路中的測試結果進行比較的測試期望值信號，上述測試期望值編程裝置具有輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切 換經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及期望 值生成電路，用于根據從上述開關輸出的輸出信號而生成上述測試期 望值信號。如上所述，在本發明中，能夠不使用測試專用/測試兼用端子而使 用電源端子或接地端子將BIST時所需要的輸入信號從LSI外部輸入。按照本發明的半導體集成電路，能夠在功能測試中降低例如BIST 時所需要的測試專用/測試兼用端子的數量。進而，即便不具備在現有的BIST電路的半導體集成電路內所具 有的測試期望值的 一 部分也能夠進行測試，因此能夠抑制電路面積的 增力口。
圖1是表示本發明實施方式1中的半導體集成電路的結構的框圖。圖2是表示本發明實施方式1中測試期望值編程電路的結構的框圖。圖3是表示本發明實施方式2中測試期望值編程電路的結構的框圖。圖4是表示本發明實施方式3中測試期望值編程電路的結構的框圖。圖5是表示本發明實施方式3中移位寄存電路的結構的框圖。 圖6是表示本發明實施方式3中移位寄存電路的動作的時序圖。 圖7是表示本發明實施方式4中半導體集成電路的結構的框圖。 圖8是表示本發明實施方式4中測試期望值編程電路的結構的框圖。圖9是表示本發明實施方式4中半導體集成電路的動作的時序圖。圖IO是表示本發明實施方式5中測試期望值編程電路的結構的 框圖。圖11是表示本發明實施方式5中測試期望值編程電路的結構的 時序圖。圖12是表示本發明實施方式6中半導體集成電路的結構的框圖。 圖13是表示本發明實施方式6中測試期望值編程電路的結構的 框圖。圖14是表示本發明實施方式7中半導體集成電路的結構的框圖。 圖15是表示本發明實施方式8中半導體集成電路的結構的框圖。 圖16是表示本發明實施方式9中半導體集成電路的結構的框圖。 圖17是表示本發明實施方式10中半導體集成電路的結構的框圖。圖18是表示本發明實施方式11中半導體集成電路的結構的框圖。圖19是表示本發明實施方式12中半導體集成電路的結構的框圖。圖20是表示本發明實施方式12中半導體集成電路的結構的剖視圖。圖21是表示本發明實施方式13中半導體集成電路的結構的框圖。
圖22是表示本發明實施方式13中半導體集成電路的結構的剖視圖。
具體實施方式
以下，4艮據附圖詳細說明本發明的實施方式。以下對優選實施方 式的說明從本質上來說只不過是例示而已，并不意味著對本發明、其 適用品及其用途進行限制?！磳嵤┓绞? 〉圖l是表示本發明實施方式1中半導體集成電路的整體結構的框 圖。在圖1中，IO是半導體集成電路封裝，ll是被封裝在半導體集 成電路封裝10內的半導體集成電路A。在該半導體集成電路A 11中 內置有BIST控制電路12和成為測試對象的被測試電路16，其中， 上述BIST控制電路12用于控制BIST的模式發生、測試輸入值發生、 測試期望值的發生以及內部CLK發生。從LSI測試裝置1對上述BIST控制電路12輸入進行測試所需要 的信息，即CLK信號2、測試模式確定用的模式信號3、以及測試輸 入值的發生所需要的輸入值數據4。在該BIST控制電路12中，根據 CLK信號2生成CLK信號23,根據模式信號3生成期望值控制信號 102，根據模式信號3和輸入值數據4生成輸入值控制信號17。而且，在上述BIST控制電路12中生^i的CLK信號23被分別輸 入到期望值比較電路14、輸入值生成電路15、測試期望值編程電路 100內部的期望值生成電路13中。并且，在上述期望值生成電路13 中與CLK信號23同步地輸入期望值控制信號102、并與CLK信號 23同步地對上述輸入值生成電路15輸入輸入值控制信號17。上述期望值生成電路13、期望值比較電路14、以及輸入值生成 電路15分別與所輸入的CLK信號23同步地動作，能夠以與上述CLK 信號23同步的頻率來實施上述被測試電路16的測試。在輸入值生成電路15中，根據上述輸入值控制信號17而生成測 試輸入信號18,該信號被輸入到上述被測試電路16中。在上述被測
試電路16中生成響應了所輸入的測試輸入信號18的輸出結果，該輸出結果作為測試輸出信號20輸出到上述期望值比較電路14。上述測試期望值編程電路100,如圖2所示，包括用于從半導體 集成電路封裝10的接地端子30或電源端子31輸入信號的輸入/輸入 輸出接片103、選擇性地切換經由該輸入/輸入輸出接片103所輸入的 信號的輸出的開關105、輸出用于控制開關105的開關控制信號110 的開關控制電路109、以及上述期望值生成電路13。接地/電源信號104從上述接地端子30或電源端子31經由上述輸 入/輸入輸出接片103輸入到上述開關105。上述開關105還接收從上 述開關控制電路109輸出的開關控制信號110，并根據該開關控制信 號IIO切換開關105的連接狀態。具體而言，這樣切換其連接狀態， 在測試沖莫式以外106時為開關105不與期望值生成電路13連接的狀 態，在測試模式107時將對開關105的輸入直接作為開關輸出信號122 輸入到期望值生成電路13。在上述期望值生成電路13中生成測試期 望值信號21,該信號被輸出到上述期望值比較電路14。在上述期望值比較電路14中，進行上述測試輸出信號20與測試 期望值信號21的比較，作為這兩個信號的比較結果的比較結果信號 22被輸出到上述BIST控制電路12。然后，從該BIST控制電路12 向上述LSI測試裝置1輸出表示根據比較結果信號22來判斷的產品 的優劣的BIST結果6。-如上所述，根據本實施方式1的半導體集成電路，能夠不經由LSI 外部端子而從接地端子或電源端子直接輸入進行BIST測試所需要的 信號，并能夠降低在LSI外部設置測試專用/測試兼用端子的數量。另外，上述被測試電路16的測試本身可以與上述CLK信號23 同步進行，因此，只要將上述被測試電路16實際動作的頻率與上述 CLK信號23取為同一頻率，就能進行實際動作速度下的測試。 〈實施方式2〉圖3是表示本實施方式2的半導體集成電路的測試期望值編程電 路的結構的框圖。與上述實施方式1的不同僅在于測試期望值編程電
路100的電路結構，因此，以下僅說明不同點，對與實施方式l相同的部分給予相同標號。如圖3所示，上述測試期望值編程電路100中的開關111構成為 可選擇測試模式以外(other-than-test-mode time ) 106、第一測試模式 107、第二測試模式108這樣三個模式。在此，當上述開關111選擇了測試才莫式以外106時，該開關111 內的連接被斷開，從上述輸入/輸入輸出接片103輸入的接地/電源信 號104不被輸出到期望值生成電路13。另外，當上述開關111選擇了第一測試模式107時，對該開關11 的輸入被直接輸出到期望值生成電路13。而且，當上述開關111選擇了第二測試模式108時，對該開關111 的輸入被倒相后輸出到期望值生成電路13。此后的動作與上述實施方 式1相同。如上所述，根據本實施方式2的半導體集成電路，能夠不經由LSI 外部端子而與CLK信號同步地從接地端子或電源端子直接輸入進行 BIST測試所需要的高電平或低電平信號，并能夠降低在LSI外部設 置測試專用/測試兼用端子的數量。 〈實施方式3〉圖4是表示本實施方式3的半導體集成電路的測試期望值編程電 路的結構的框圖。與上述實施方式2的不同僅在于在開關111與期望 值生成電路13之間設置了移位寄存器電路120這一點，因此，以下 僅說明不同點，對與實施方式2相同的部分給予相同標號。如圖4所示，上述測試期望值編程電路10 0包括用于將從開關111 輸出的開關輸出信號122分成多個信號的移位寄存器電路120。圖5是表示上述移位寄存器電路120的結構的框圖。在移位寄存 器電路120中，接收從上述開關111輸出的開關輸出信號122,并同 步地接收從BIST控制電路12輸出的期望值控制信號102和CLK信 號23。如圖6的時序圖所示，通過由一個輸入信號產生多個輸出信號， 使得將開關輸出信號122分成多個移位寄存器輸出信號121，并將該 移位寄存器輸出信號121輸入到上述期望值生成電路13。此后的動作 與上述實施方式2相同。如上所述，根據本實施方式3的半導體集成電路，能夠不經由LSI 外部端子而與CLK信號同步地從接地端子或電源端子直接輸入進行 BIST測試所需要的高電平或低電平的多個信號，并能夠降低在LSI 外部設置測試專用/測試兼用端子的數量。另外，根據本實施方式3的半導體集成電路由于能夠產生測試期 望值，所以不用作為內部電路而具有 一部分測試期望值就可以進行測 試，從而能取得減少電路面積這樣的效果。 〈實施方式4〉圖7是表示本發明的實施方式4的半導體集成電路的結構的框 圖，圖8是表示本實施方式4的測試期望值編程電路的結構的框圖。 與上述實施方式2的不同僅在于設置了多個用于輸入接地/電源信號 的輸入/輸入輸出接片這一點，因此，以下僅說明不同點，對與實施方 式2相同的部分給予相同標號。如圖8所示，上述測試期望值編程電路100包括用于輸入半導體 集成電路封裝10的接地/電源信號104的多個輸入/輸入輸出接片103、 切換從該多個輸入/輸入輸出接片103輸入的信號的輸出的多個開關 111、用于集中控制該開關111的開關控制電路119、以及上述期望值 生成電路13。上述多個開關111分別從接地端子30或電源端子31經由上述多 個輸入/輸入輸出接片103接收接地/電源信號104。該多個開關111 還分別接收從上述開關控制電路119輸出的開關控制信號112，根據 該開關控制信號112同時集中控制開關111的連接狀態。分別從上述多個開關111輸出的開關輸出信號122被輸入到期望 值生成電^各13。此后的動作與上述實施方式2相同。如上所述，根據本實施方式4的半導體集成電路，能夠不經由LSI 外部端子，而與CLK信號同步地從接地端子或電源端子集中直接輸 入進行BIST測試所需要的高電平或低電平的多個信號，并能夠降低
在L SI外部設置測試專用/測試兼用端子的數量。另外，如圖9的時序圖所示，在本實施方式4的半導體集成電路中，由于能夠產生復雜的測試期望值，因此不用作為內部電路而具有 一部分測試期望值就可以進行測試，從而能取得減少電路面積這樣的 效果?！磳嵤┓绞?〉圖10是表示本實施方式5的半導體集成電路的測試期望值編程 電路的結構的框圖。與上述實施方式4的不同僅在于設置了該測試期 望值編程電路100的電路結構，因此，以下僅說明不同點，對與實施 方式4相同的部分給予相同標號。如圖IO所示，上述測試期望值編程電路100包括用于分別單獨 控制多個開關111的開關控制電路215。此外與實施方式4相同。上述多個開關111分別從接地端子30或電源端子31經由上述多 個輸入/輸入輸出接片103接收接地/電源信號104。該多個開關111 還分別接收從上述開關控制電路215輸出的開關控制信號113、 114, 根據該開關控制信號113、 114分別單獨控制多個開關111的連接狀 態。分別從上述多個開關lll輸出的開關輸出信號122被輸入到期望 值生成電路13。此后的動作與上述實施方式4相同。如上所述，根據本實施方式5的半導體集成電路，能夠不經由LSI 外部端子而與CLK信號同步地從接地端子或電源端子分別單獨地直 接輸入進行BIST測試所需要的高電平或低電平的多個信號，并能夠 降低在LSI外部設置測試專用/測試兼用端子的數量。另外，如圖11的時序圖所示，在本實施方式5的半導體集成電 路中，由于能夠產生復雜的測試期望值，因此不用作為內部電路而具 有一部分測試期望值就可以進行測試，從而能取得減少電路面積這樣 的效果。〈實施方式6〉圖12是表示本實施方式6的半導體集成電路的結構的框圖。與上述實施方式5的不同僅在于代替測試期望值編程電路而設置了該測 試輸入值編程電^各這一點，因此，以下僅說明不同點，對與實施方式 5相同的部分給予相同標號。如圖12所示，BIST控制電路12從LSI測試裝置1接收進行測試 所需要的信息，即CLK信號2、測試模式確定用的模式信號3、以及 測試期望值發生所需要的期望值數據5。在該BIST控制電路12中， 根據CLK信號2生成CLK信號23,根據模式信號3生成輸入值控制 信號202,根據模式信號3和期望值數據5生成期望值控制信號19。在上述BIST控制電路12中生成的CLK信號23被分別輸入到期 望值生成電路13、期望值比較電路14、測試輸入值編程電路200內 部的輸入值生成電路15。并且，在上述期望值生成電路13中與CLK 信號23同步地輸入期望值控制信號19、在上述輸入值生成電路15 中與CLK信號23同步地輸入輸入值控制信號202。在期望值生成電路13中根據上述期望值控制信號19生成測試期 待信號21,該信號被輸出到期望值比較電路14。如圖13所示，上述測試輸入值編程電路200,包括用于從半導體 集成電路封裝10的接地端子30或電源端子31輸入信號的多個輸入/ 輸入輸出接片103、切換從該多個輸入/輸入輸出接片103所輸入的信 號的輸出的多個開關111、用于分別單獨控制開關111的開關控制電 路209、以及上述輸入值生成電路15。接地/電源信號104從接地端子30或電源端子31經由上述多個輸 入/輸入輸出接片103輸入到上述多個開關111。上述多個開關lll， 還接收從上述開關控制電路215輸出的開關控制信號213、 214,并根 據該開關控制信號213、 214分別單獨控制多個開關111的連接狀態。具體而言，在上述開關111選擇了測試模式以外106時，該開關 111內的連接被斷開，從上述輸入/輸入輸出接片103輸入的接地/電 源信號104被輸出到輸入值生成電路15。另外，在上述開關111選擇了第一測試模式107時，對該開關111 的輸入被直接輸出到輸入值生成電路15。
在上述開關111選擇了第二測試模式108時，對該開關111的輸 入一皮倒相后輸出到輸入值生成電路15。在上述輸入值生成電路15中，根據所輸入的信號而生成測試輸 入信號18,該測試輸入信號18被輸出到被測試電路16中。在上述被 測試電路16生成響應了所輸入的測試輸入信號18的輸出結果，該輸 出結果作為測試輸出信號20輸出到上述期望值比較電路14中。在上述期望值比較電路14中，進行上述測試輸出信號20與測試 期望值信號21的比較，作為這兩個信號的比較結果的比較結果信號 22被輸出到上述BIST控制電路12。然后，從該BIST控制電路12 向上述LSI測試裝置1輸出表示根據比較結果信號22來判斷的產品 的優劣的BIST結果6。如上所述，根據本實施方式6的半導體集成電路，能夠不經由LSI 外部端子，而與CLK信號同步地從接地端子或電源端子分別單獨地 直接輸入進行BIST測試所需要的高電平或低電平的多個信號，并能 夠降低在LSI外部設置測試專用/測試兼用端子的數量。另外，本實施方式6的半導體集成電路，與上述實施方式5的情 況相同，由于能夠產生復雜的測試輸入值，因此不用作為內部電路而 具有一部分測試期望值就可以進行測試，/人而能取得減少電路面積這 樣的效果。在本實施方式6中，作為從接地端子和電源端子輸入輸入值的局 部技術特征，采用了與上述實施方式5的測試期望值編程電路結構相 同的電路，但并不特別限定于此方式，也可以采用與上述實施方式1-4 的測試期望值編程電路結構相同的電路。 <實施方式7〉圖14是表示本實施方式7的半導體集成電路的結構的框圖。與 上述實施方式6的不同僅在于同時設置了測試期望值編程電路和該測 試輸入值編程電路這一點，因此，以下僅說明不同點，對與實施方式 6相同的部分給予相同標號。如圖14所示，BIST控制電路12從LSI測試裝置1接收進行測試所需要的信息，即CLK信號2和測試模式確定用的模式信號3。在該 BIST控制電路12中，根據CLK信號2生成CLK信號23，根據模式 信號3生成期望值控制信號102和輸入值控制信號202。在上述BIST控制電路12中生成的CLK信號23被分別輸入到期 望值比較電路14、測試期望值編程電路100內部的期望值生成電路 13、測試輸入值編程電路200內部的輸入值生成電路15。并且，在上 述期望值生成電路13中與CLK信號23同步地輸入期望值控制信號 102、在上述輸入值生成電路15中與CLK信號23同步地輸入輸入值 控制信號202。在上述測試期望值編程電路100中，根據上述期望值控制信號102 生成測試期望值信號21，該信號被輸出到期望值比較電路14。此時 的動作與上述實施方式5相同，因此省略其詳細i兌明。在上述測試輸入值編程電路200中，根據上述輸入值控制信號202 生成測試輸入信號18,該信號被輸出到被測試電路14。此時的動作 與上述實施方式6相同，因此省略其詳細說明。在上述被測試電路16生成響應了所輸入的測試輸入信號18的輸 出結果，該輸出結果作為測試輸出信號20輸出到上述期望值比較電 路14中。在上述期望值比較電路14中，進行上述測試輸出信號20與測試 期望值信號21的比較，作為這兩個信號的比較結果的比較結果信號 22被輸出到上述BIST控制電路12。然后，從該BIST控制電路12 向上述LSI測試裝置1輸出表示根據比較結果信號22來判斷的產品 的優劣的BIST結果6。如上所述，根據本實施方式7的半導體集成電路，能夠不經由LSI 外部端子，而與CLK信號同步地從接地端子或電源端子分別單獨地 直接輸入進行BIST測試所需要的高電平或低電平的多個信號，并能 夠降低在LSI外部設置測試專用/測試兼用端子的數量。另外，本實施方式7的半導體集成電路，由于能夠產生復雜的測 試期望值和測試輸入值，因此不用作為內部電路而具有一部分測試期
望值就可以進行測試，從而能取得減少電路面積這樣的效果。在本實施方式7中，作為從接地端子和電源端子輸入輸入值的局 部技術特征，采用了與上述實施方式5的測試期望值編程電路和與上述實施方式6的測試輸入值編程電^各結構相同的電路，^旦并不特別限 定于此方式，也可以采用與實施方式1-4的測試期望值編程電路和測試輸入值編程電路結構相同的電路?！磳嵤┓绞?〉圖15是表示本發明的實施方式8的半導體集成電路的結構的框 圖。與上述實施方式5的不同僅在于在一個半導體集成電路封裝中內 置有兩個半導體集成電路這一點，因此，以下僅說明不同點，對與實 施方式5相同的部分給予相同標號。如圖15所示，半導體集成電路封裝10中內置有半導體集成電路 A 11和半導體集成電路B60。在此，假設半導體集成電路A 11是具 有自我診斷功能的電路，半導體集成電路B 60是沒有自我診斷功能 的電路。上述半導體集成電路A 11除了例如上述實施方式5中說明名的技 術特征以外，還包括選擇所輸入的信號并輸出的選擇器82、和接收來 自與LSI測試裝置1連接的外部端子的輸入的內部電路83。上述選擇器82從外部端子經由上述內部電路83接收第一輸入信 號80，另一方面，作為第二輸入信號81接收從輸入值生成電路15 輸出的測試輸入信號18。在此，半導體集成電路A 11和半導體集成電路B 60這樣連接， 即上述選擇器82的輸出成為半導體集成電路B60的輸入。另外，半 導體集成電路B60內部的4皮測試電路61的輸出結果，作為測試輸出 信號20被輸入到半導體集成電路A 11的期望值比較電路14。在此，除了進行自我診斷時以外，輸入到上述選擇器82的第一 輸入信號80從該選擇器82輸出，進而輸入到半導體集成電路B60。 由于經由上述內部電路83 ，所以利用外部輸入進行直接測試半導體集 成電路B 60這樣的輸入4艮困難。
另一方面，在進行自我診斷時，輸入到上述選擇器82的第二輸入信號81從該選擇器82輸出，進而輸入到半導體集成電路B 60。在 此，第二輸入信號81是用于測試上述半導體集成電路B 60的上述被 測試電路61的輸入信號，在上述^皮測試電路61中，生成響應了該第 二輸入信號81的輸出結果，該輸出結果作為測試輸出信號20輸入到 上述半導體集成電路A 11的期望值比較電路14。此后的動作與上述 實施方式5相同。如上所述，根據本實施方式8的半導體集成電路，由于在具有自 我診斷功能的半導體集成電路中設置了選擇來自外部的輸入和自我 診斷時的輸入并輸出的選擇器，所以能夠容易進行對不具有自我診斷 功能的半導體集成電路的測試。由此，以往由于在一個半導體集成電 路封裝中內置多個半導體集成電路時難以進行沒有自我診斷功能的 半導體集成電路一側的測試，因此本實施方式有利于解決需要在LSI 外部設置測試專用/測試兼用端子這樣的問題。并且，能夠不經由LSI外部端子，而與CLK信號同步地從接地 端子或電源端子分別單獨地直接輸入進行BIST測試所需要的高電平 或低電平的多個信號，并能夠降低在LSI外部設置測試專用/測試兼用 端子的數量。另外，由于不需要利用外部端子進行測試，因此能夠以用戶實際 使用的經歷和速度進行測試。由此，有利于解決以下問題，即伴隨著 近年來的LSI電路的高速化，當要以與實際動作時相同的速度對被測 試電路進行功能測試時用于能夠通過實際動作對測試專用/測試兼用 端子至被測試電路進行功能測試的物理時序設計很困難。并且，由于在外部產生并輸入了測試用的期望值，因此不需要將 期望值保存于內部電路，能夠不進行硬件修正地進行測試。由此，有 利于解決當作為結構對象的半導體集成電路發生供給問題由別的半 導體集成電路來代替使用時需要變更測試用的期望值不進行半導體 集成電路本身的硬件修正就不能測試這樣的問題。在本實施方式8的半導體集成電路中，采用了僅具備測試期望值
編程電路的上述實施方式5的結構，但并不特別限定于此方式，也可以是例如上述實施方式4或6所示的具備測試輸入值編程電路的結構?！磳嵤┓绞?〉圖16是表示本發明的實施方式9的半導體集成電路的結構的框 圖。與上述實施方式8的不同僅在于在一個半導體集成電路封裝中內 置有N個半導體集成電路這一點，因此，以下僅說明不同點，對與實 施方式8相同的部分給予相同標號。如圖16所示，半導體集成電路封裝10中內置有半導體集成電路 A 11、半導體集成電路B60、以及半導體集成電路N70。在此，假設 僅半導體集成電路A 11是具有自我診斷功能的電路，半導體集成電 路B 60和半導體集成電路N70是沒有自我診斷功能的電路。另外， 假設上述半導體集成電路B 60和半導體集成電路N70是相互沒有直 接連接的結構。省略了圖示，但半導體集成電路封裝10中應內置有N個半導體 集成電路。上述半導體集成電路A 11除了上述實施方式8中說明名的技術特 征以外，還包括選擇器N85。該選擇器N85，從外部端子經由上述 內部電路83接收第一輸入信號80,另一方面，作為第三輸入信號86 接收從輸入值生成電路15輸出的測試輸入信號18。在此，半導體集成電路A 11和半導體集成電路N70這樣連接， 即上述選擇器N85的輸出成為半導體集成電路N70的輸入。另外， 半導體集成電路N70內部的被測試電路71的輸出結果，作為測試輸 出信號20被輸入到半導體集成電路All的期望值比較電路14。在此，除了進行自我診斷時以外，分別輸入到上述選擇器82和 選擇器N85的第一輸入信號80從該選擇器82和選擇器N85輸出， 進而輸入到半導體集成電路B 60和半導體集成電路N 70。由于經由 上述內部電路8 3,所以利用外部輸入進行直接測試半導體集成電路B60、 N70這樣的輸入很困難。
另一方面，在進行自我診斷時，輸入到上述選擇器82的第二輸入信號81和輸入到上述選擇器N85的第三輸入信號86被分別輸出， 該第二輸入信號81被輸入到上述半導體集成電路B 60,第三輸入信 號86^皮輸入到上述半導體集成電路N70。在此，第二輸入信號81是用于測試上述半導體集成電路B 60的 輸入信號，第三輸入信號86是用于測試上述半導體集成電路N70的 上述被測試電路71的輸入信號。在上述被測試電路61中，生成響應 了該第二輸入信號81的輸出結果，在上述被測試電路71中，生成響 應了該第三輸入信號86的輸出結果。該輸出結果作為測試輸出信號 20輸入到上述半導體集成電路A 11的期望值比較電路14。此后的動 作與上述實施方式5相同。如上所述，根據本實施方式9的半導體集成電路，當存在多個沒 有自我診斷功能的半導體集成電路、且具有該沒有自我診斷功能的半 導體集成電路相互不連接的結構時，能夠容易進行測試，其他的效果 與實施方式8相同。〈實施方式10〉圖17是表示本發明的實施方式IO的半導體集成電路的結構的框 圖。與上述實施方式9的不同僅在于沒有自我診斷功能的半導體集成 電路B和半導體集成電路N相互連接著這一點，因此，以下僅說明 不同點，對與實施方式9相同的部分給予相同標號。如圖17所示，半導體集成電路封裝10中內置有半導體集成電路 A 11、半導體集成電路B60、以及半導體集成電路N70。在此，假設 僅半導體集成電路A 11是具有自我診斷功能的電路，半導體集成電 路B 60和半導體集成電路N70是沒有自我診斷功能的電路。另外， 假設上述半導體集成電路B 60和半導體集成電路N70是相互直接連 接，它們的電路之間能夠進行信號的交換。省略了圖示，但半導體集成電路封裝IO中應內置有N個半導體 集成電路。在此，除了進行自我診斷時以外，分別輸入到上述選擇器82和
選擇器N 85的第一輸入信號80從該選擇器82和選擇器N 85輸出， 進而輸入到半導體集成電路B 60和半導體集成電路N 70。由于經由 上述內部電路83,所以利用外部輸入進行直接測試半導體集成電路B 60、 N70這樣的輸入很困難。另一方面，在進行自我診斷時，輸入到上述選擇器82的第二輸 入信號81和輸入到上述選擇器N85的第三輸入信號86被分別輸出， 從上述選擇器82輸出的第二輸入信號81被輸入到上述半導體集成電 路B60,并且從選擇器N85輸出的第三輸入信號86被作為第四輸入 信號87而輸入到上述半導體集成電路B60。另外，從選擇器N70輸 出的第三輸入信號86被輸入到上述半導體集成電路N70。而且，利用用戶使用狀態下連接的路徑，從上述半導體集成電路 B 60的被測試電路61向半導體集成電路N 70的被測試電路71輸入 常態輸入信號90。在上述被測試電路71中生成響應了常態輸入信號 90的輸出結果。上述被測試電路71的輸出結果作為測試輸出信號20 經由半導體集成電路B60輸入到上述半導體集成電路A 11的期望值 比津交電路14。此后的動作與上述實施方式5相同。如上所述，根據本實施方式10的半導體集成電路，當存在多個 沒有自我診斷功能的半導體集成電路、且具有該沒有自我診斷功能的 半導體集成電路相互連接的結構時，能夠容易進行測試。其他的效果 與實施方式8相同。 〈實施方式11〉圖18是表示本發明的實施方式11的半導體集成電路的結構的框 圖。與上述實施方式9的不同僅在于設置了輸出老化輸出信號的內部 電路這一點，因此，以下僅說明不同點，對與實施方式9相同的部分 給予相同標號。如圖18所示，半導體集成電路封裝10中內置有半導體集成電路 A 11、半導體集成電路B60、以及半導體集成電路N70。在此，假設 僅半導體集成電路A 11是具有自我診斷功能的電路，半導體集成電 路B 60和半導體集成電路N70是沒有自我診斷功能的電路。另外，
假設上述半導體集成電路B 60和半導體集成電路N70是相互沒有直 接連接的結構。省略了圖示，但半導體集成電路封裝10中應內置有N個半導體 集成電路。上述半導體集成電路A 11除了上述實施方式9中說明的結束特征 以外還包括內部電路88,在這樣構成的半導體集成電路A 11中，當 選擇了老化的模式時，從輸入值生成電路15向內部電路83、 88分別 輸出用于實施老化動作的第五輸入信號89。響應上述第五輸入信號89分別從內部電路83、 88輸出的老化輸 出信號92輸入到期望值比較電路14。而關于自我診斷功能的動作， 與上述實施方式9相同，因此省略i兌明這樣的對上述內部電路83、 88的老化動作和上述自我診斷功能 可以分別并行處理。在上述期望值比較電路14中，對老化動作和自 我診斷動作的結果進行比較，并將該比較結果作為比較結果信號22 輸出。此后的動作與實施方式9相同。如上所述，根據本實施方式11的半導體集成電路，在內置有多 個半導體集成電路的半導體集成電路封裝中，在沒有自我診斷功能的半導體集成電路一側老化(burn in)困難，但通過同時進行具有自我 診斷功能的半導體集成電路本身的老化動作和其他半導體集成電路 的自我診斷動作，能夠容易地實現所有的半導體集成電路的觸發 (toggling)動作，并能夠容易監視老化時的動作。并且，不經由LSI外部端子而從接地端子或電源端子直接輸入進 行老化動作所需要的信號，從而能夠降低在LSI外部設置測試專用/ 測試兼用端子的數量。另外，在本實施方式11中，能夠同時觸發所有的半導體集成電 路，因此有利于縮短老化時間。 〈實施方式12〉圖19是表示本發明的實施方式12的半導體集成電路的結構的框 圖。基本結構與上述實施方式5相同，因此，以下僅說明不同點，對
與實施方式5相同的部分給予相同標號。如圖19所示，半導體集成電路基片40中內置有半導體集成電路 A 11。該半導體集成電路基片40在由圖20所示的多層構成的基片中 包括電源層46和接地層47，在與上述半導體集成電路A連接的面上 形成有電源連接盤(land)45和接地連接盤43。通過使電源接片(pad) 33與電源連接盤45連接，并使接地接片32與接地連接盤43連接， 從而使上述半導體集成電路A與上述半導體集成電路基片40電連接。在上述測試期望值編程電路100中，在組裝時上述輸入/輸入輸出 接片103選擇與上述電源連接盤45或與上述接地連接盤43連接，從 而能夠生成測試期望值。此后的動作與實施方式5相同。如上所述，根據本實施方式12的半導體集成電路，例如在芯片 尺寸封裝(以下稱為CSP)這樣的封裝中使用已有的電源連接盤45 或接地連接盤43，從而能夠容易實現對被測試電路16的功能測試。 其他效果與實施方式5相同。在本實施方式12中，說明了 CSP這樣的由一個半導體集成電路 構成的情況，但不限于這種方式，即使是由多個半導體集成電路構成 的情況，例如像多芯片模塊(以下稱為MCM)等那樣，采用半導體 集成電路基片構成的類型的封裝，也可以實現本發明。 〈實施方式13〉圖21是表示本發明的實施方式13的半導體集成電路的結構的框 圖。與上述實施方式5的不同在于用金屬布線(wire line)進行接地 端子或電源端子與輸入/輸入輸出接片(pad)的連接，因此，以下僅 說明不同點，并對與實施方式5相同的部分給予相同標號。如圖21所示，半導體集成電路封裝51由半導體集成電路A 11 和陰線框54(參照圖22)構成，二者由金屬布線50連接。具體而言， 電源端子31與電源接片33、接地端子30與接地接片32分別經由引 線框54的內部引線連接。在上述測試期望值編程電路100中，在組裝時上述輸入/輸入輸出 接片103選擇與上述電源端子31或與上述接地端子30連接，從而能 夠生成測試期望值。此后的動作與實施方式5相同。如上所述，根據本實施方式13的半導體集成電路，例如在方形 扁平封裝(以下稱為QFP)這樣的封裝中從已有的電源端子31或接 地端子30布線金屬布線50,從而能夠容易實現對被測試電路16的功 能測試。其他效果與實施方式5相同。在本實施方式13中，說明了 QFP這樣的由一個半導體集成電路 構成的情況，但不限于這種方式，即使是由多個半導體集成電路構成 的情況，例如由半導體集成電路相互之間貼合而構成且使用金屬布線 構成的類型的封裝也可以實現本發明。而且，雖然使用具有自我診斷功能的例子對實施方式1-13中的半 導體集成電路A進行了說明，但即使是沒有自我診斷功能的半導體集 成電路也能實現本發明。工業可利用性在本發明的半導體集成電路中，通過使用電源和接地端子而能夠 減少功能測試所需要的端子數且容易進行測試，取得了不用使用昂貴 的LSI測試裝置就能進行測試這樣的實用性很高的效果，因此非常有 用，其工業上的可利用性很高。另外，還能用于對用戶使用的安裝后的配置進行測試。
權利要求
1.一種半導體集成電路，內置有作為測試對象的被測試電路，其特征在于其具有用于生成用來與上述被測試電路的測試結果進行比較的測試期望值信號的測試期望值編程裝置，其中，上述測試期望值編程裝置具有輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切換經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及期望值生成電路，用于根據從上述開關輸出的輸出信號來生成上述測試期望值信號。
2. 根據權利要求l所述的半導體集成電路，其特征在于 上述測試期望值編程裝置還具有使上述輸入信號反相后將其輸出的輸出反相裝置。
3. 根據權利要求2所述的半導體集成電路，其特征在于 上述測試期望值編程裝置還具有將從上述開關輸出的一個輸出信號分割為多個信號的信號分割裝置。
4. 根據權利要求2所述的半導體集成電路，其特征在于 上述測試期望值編程裝置分別具有多個上述輸入/輸入輸出接片和與該輸入/輸入輸出接片連接的上述開關，并且具有同時控制上述多個開關的切換動作的開關控制電路。
5. 根據權利要求2所述的半導體集成電路，其特征在于 上述測試期望值編程裝置分別具有多個上述輸入/輸入輸出接片和與該輸入/輸入輸出接片連接的上述開關，并且具有對上述多個開關的切換動作分別單獨地進行控制的開關控 制電路。
6. —種半導體集成電路，內置有作為測試對象的被測試電路，其特征在于其具有用于生成用來對上述被測試電路進行測試的測試輸入信 號的測試輸入值編程裝置，其中， 上述測試輸入值編程裝置具有輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地 端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切換 經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及輸入值生成電路，用于根據從上述開關輸出的輸出信號來生成上 述測試輸入信號。
7. —種半導體集成電路，其特征在于，具有 根據權利要求1至5中任一項所述的半導體集成電路中的測試期望值編程裝置；和用于生成用來對上述被測試電路進行測試的測試輸入信號的測 試輸入值編程裝置，其中，上述測試輸入值編程裝置具有輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地 端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切換 經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及輸入值生成電路，用于根據從上述開關輸出的輸出信號來生成上 述測試輸入信號。
8. —種系統LSI,包括具有自我診斷功能的第一半導體集成電路 和不具有自我診斷功能的第二半導體集成電路，其特征在于上述第一半導體集成電路具有測試期望值編程裝置和測試輸入 值編程裝置中的至少一個，其中，上述測試期望值編程裝置是權利要求1至5中任一項所述的半導 體集成電路中的測試期望值編程裝置；上述測試輸入值編程裝置具有 輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切換 經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及輸入值生成電路，用于根據從上述開關輸出的輸出信號來生成用 來對上述被測試電路進行測試的測試輸入信號，上述第一半導體集成電路還具有選擇器，該選擇器被分別輸入從 上述第一半導體集成電路的外部端子所輸入的第一輸入信號和從用 于生成測試輸入信號的輸入值生成電路所輸出的第二輸入信號，上述選擇器被構成為在自我診斷時間之外輸出上述第一輸入信 號，而在自我診斷時輸出上述第二輸入信號并將該輸出的信號輸入到 上述第二半導體集成電路，上述第二半導體集成電路根據上述輸出信號來進行測試，并將表 示其測試結果的測試輸出信號輸出到內置在上述第一半導體集成電 路中的期望值比較電路。
9. 根據權利要求8所述的系統LSI，其特征在于 上述第一半導體集成電路被構成為將從上述輸入值生成電路輸出的第二輸入信號輸入到上述第一半導體集成電路的內部電路，并將響應該輸入而從該內部電路輸出的輸出信號輸入到上述第 一半導體 集成電路的期望值比較裝置來進行老化動作。
10. —種系統LSI，包括具有自我診斷功能的第一半導體集成電 路和不具有自我診斷功能的第二半導體集成電路至第N半導體集成 電路，其中N為自然數，其特征在于上述第一半導體集成電路具有測試期望值編程裝置和測試輸入 值編程裝置中的至少一個，其中，上述測試期望值編程裝置是權利要求1至5中任一項所述的半導 體集成電路中的測試期望值編程裝置；上述測試輸入值編程裝置具有輸入/輸入輸出接片，用于從連接在上述半導體集成電路上的接地 端子或電源端子輸入測試所需要的預定的輸入信號；切換開關，連接在上述輸入/輸入輸出接片上，用于選擇性地切換 經由該輸入/輸入輸出接片而輸入的上述信號的輸出狀態；以及輸入值生成電路，用于根據從上述開關輸出的輸出信號來生成用 來對上述被測試電路進行測試的測試輸入信號，上述第一半導體集成電路還具有多個選擇器，該選擇器被分別輸 入從上述第一半導體集成電路的外部端子輸入的第一輸入信號和從 用于生成測試輸入信號的輸入值生成電路所輸出的第二輸入信號，上述多個選擇器被構成為在自我診斷時間之外輸出上述第一輸 入信號，而在自我診斷時輸出上述第二輸入信號并將該輸出的信號輸 入到分別對應的上述第二半導體集成電路至上述第N半導體集成電 路，上述第二半導體集成電路至上述第N半導體集成電路被構成為 根據上述輸出信號來分別進行測試，并將表示其測試結果的多個測試 輸出信號分別輸出到內置在上述第一半導體集成電路中的期望值比 較電路。
11. 根據權利要求IO所述的系統LSI，其特征在于 上述第二半導體集成電路至上述第N半導體集成電路被構成為使其相互之間電連接，且在自我診斷時能夠在上述第二半導體集成電 路至上述第N半導體集成電路之間進行測試所需要的信號的輸入輸 出。
12. 根據權利要求IO所述的系統LSI,其特征在于 上述第一半導體集成電路被構成為將從上述輸入值生成電路輸出的第二輸入信號輸入到上述第一半導體集成電路的內部電路，并將響應該輸入而從該內部電路輸出的輸出信號輸入到上述第一半導體 集成電路的期望值比較裝置來進行老化動作。
13. 根據權利要求1所述的半導體集成電路，其特征在于 作為上述電源端子或接地端子而分配的連接盤和上述輸入/輸入輸出」接片通過封裝的至少 一 層電布線而電連接。
14.根據權利要求1所述的半導體集成電路，其特征在于 作為上述電源端子或接地端子而分配的引線框的內部引線和上 述輸入/輸入輸出接片通過金屬布線而電連接。
全文摘要
將具有輸入/輸入輸出接片(103)、開關(105)、期望值生成電路(13)的測試期望值編程電路(100)設于半導體集成電路(11)的內部，其中輸入/輸入輸出接片(103)從連接在半導體集成電路(11)上的接地端子(30)或電源端子(31)輸入接地/電源信號(104)；開關(105)選擇性地切換經由該輸入/輸入輸出接片(103)所輸入的接地/電源信號(104)的輸出；測試期望值生成電路(13)根據從開關(105)所輸出的開關輸出信號(122)生成測試期望值信號(21)。
文檔編號G01R31/28GK101111776SQ20058004736
公開日2008年1月23日 申請日期2005年9月27日 優先權日2005年1月27日
發明者前田俊則, 前田恭輝 申請人:松下電器產業株式會社
專業數控銑床產品供應商
20年生產經驗，實力工廠，精工品質，質量有保障
