專利名稱：具有jtag端口、tap連接模塊和芯片外tap接口端口的集成電路的制作方法
技術領域：
本發明大體上涉及包括一IEEE 1149.1標準測試接入端口(TAP)接口的集成電路，所述IEEE 1149.1標準測試接入端口(TAP)接口用于提供到芯片內測試、調試、仿真和系統內編程操作的接取。本發明尤其涉及包括一附加芯片外TAP接口。所述附加芯片外TAP接口用于接取未外部地連接的另一IC的JTAG(Joint Test Action Group)端口。
背景技術：
圖1A說明一常規1149.1TAP電路域的結構。TAP域包括一TAP控制器、指令寄存器及一組數據寄存器，其包括(1)一內部掃描寄存器，(2)一在線仿真(ICE)寄存器，(3)一在系統編程(ISP)寄存器，(4)一邊界掃描寄存器和(5)一旁路寄存器。對于數據寄存器，邊界掃描寄存器和旁路寄存器由IEEE 1149.1標準界定。所展示的其它數據寄存器不是由1149.1界定，但可作為TAP域內的數據寄存器存在。TAP控制器響應于測試時鐘(TCK)和測試模式選擇(TMS)信號輸入，以協調通過指令寄存器從測試數據輸入(TDI)信號到測試數據輸出(TDO)信號，或通過從所述數據寄存器中選擇的一者從TDI到TDO的串行通信。測試復位(TRST)信號輸入用于將TAP域初始化到一已知狀態。TAP域的操作已為我們熟知。
圖1B說明一IC或并入TAP域的知識產權核心電路和其TDI、TDO、TMS、TCK和TRST接口。一核心為一嵌入一諸如DSP或CPU核心的IC的基底內的完整電路功能。
圖1C-圖1F說明圖1A的數據寄存器的每一者與其連接到且接取的功能目標電路之間的關聯。
圖2說明圖1A的TAP控制器的狀態圖。所述TAP控制器由TCK輸入進行時鐘驅動，且響應于TMS輸入進行貫穿圖2的狀態的轉換。如在圖2中可看出，TAP控制器狀態圖由四個關鍵狀態操作組成(1)復位/進行測試或空閑狀態操作，其中TAP控制器進入一復位狀態、一進行測試狀態或者一空閑狀態；(2)數據或指令掃描選擇狀態操作，其中TAP控制器可貫穿轉換以選擇一數據寄存器(DR)或指令寄存器(IR)掃描操作或返回到復位狀態；(3)數據寄存器掃描協議狀態操作，其中當TAP控制器與所選擇的數據寄存器通信時，其運行此操作；和(4)指令寄存器掃描協議狀態操作，其中當TAP控制器與指令寄存器通信時，其進行此操作。TAP控制器的操作已為我們熟知。
圖3說明一用于將多個TAP域連接到一IC內的實例配置。圖3中的每一TAP域類似于關于圖1A而展示和描述的TAP域。當僅一個IC TAP域存在于一IC中時，任何數目的核心TAP域(1-N)均可存在于一IC內。如在圖3中可看出，IC TAP域和核心1-NTAP域雛菊鏈雛菊鏈在IC的TDI與TDO引腳之間。所有TAP域均連接到IC的TMS、TCK和TRST信號，并根據圖2的狀態圖操作。在指令掃描操作期間，指令轉移到每一TAP域指令寄存器內。圖3的TAP域配置的一缺點為其不遵守IEEE 1149.1標準，因為，根據所述標準的規則，當最初IC上電時，僅IC的TAP域應存在于TDI與TDO之間。圖3的TAP域配置的第二缺點為其可能不必要地導致對與個別TAP域中的若干個相關聯的測試、在線仿真和/或在線編程函數的復雜接取。
例如，如果在與核心1TAP域關聯的線路上需要掃描測試，那么為測試核心1線路而產生的測試圖案組的掃描幀的每一者必須從其初始形式進行修改。所述修改涉及將前導和后續位域增加到每一掃描幀，使得前導和后續TAP域的指令和數據寄存器成為核心1的測試圖案組的一整體部分。為與核心1TAP域相關聯的線路的在線仿真和/或在線編程而產生的連續圖案必須類似地進行修改。為克服圖3的TAP配置的這些和其它缺點，產生圖4的TAP配置。
圖4說明根據第2002/0,049,928號美國專利公開案的用于將多個TAP域連接到一IC內的一優選結構。所述結構包括用于將TAP域的任何一個或一個以上連接到IC的TDI、TDO、TMS、TCK和TRST引腳或接合焊盤的輸入和輸出連接線路，和一用于提供對輸入和輸出連接線路的操作的控制的TAP連接模塊(TLM)。輸入和輸出連接線路與TLM的結合在下文中稱作TLM結構(TLMA)。輸入和輸出連接線路的概念和TLM電路對輸入和輸出連接線路進行控制的用途在所引用的第6,073,254號美國專利中第一次揭示。
輸入連接線路接收作為輸入的以下三者(1)在IC的引腳或接合焊盤上的TDI、TMS、TCK和TRST信號；(2)來自IC TAP(ICT)域(TDOICT)、核心1TAP(C1T)域(TDOC1T)和核心N TAP(CNT)域(TDOCNT)的TDO輸出；和(3)來自TLM的TAP連接控制輸入。TCK和TRST輸入無障礙地通過輸入連接線路輸入到每一TAP域。到輸入連接線路的TMS輸入在輸入連接線路內選通，使得每一TAP域接收一唯一地經選通的TMS輸出信號。如在圖4中可看出，IC TAP域接收一經選通TMSICT信號，核心1TAP域接收一經選通TMSC1T信號，且核心N TAP域接收一經選通TMSCNT信號。用于提供經選通TMSICT、TMSC1T和TMSCNT信號的實例線路在圖5中展示。在圖5中，分別用于選通TMSICT、TMSC1T和TMSCNT信號的ENAICT、ENAC1T和ENACNT信號經由TAP連接控制總線從TLM得到。
從圖5看出，TMSCNT可連接到TMS以啟用核心N TAP域或選通為低以停用核心NTAP域。TMSC1T可連接到TMS以啟用核心1TAP域或選通為低以停用核心1TAP域，且TMSICT可連接到TMS以啟用IC TAP域或選通為低以停用IC TAP域。當一TAP域TMS輸入(TMSCNT、TMSC1T和TMSICT)選通為低時，藉由使TAP域進入圖2的進行測試/空閑狀態而將其停用。一停用TAP域將保持在進行測試/空閑狀態直到其再次藉由如上述將其連接到IC的TMS引腳輸入而啟用。將TAP域從進行測試/空閑狀態啟用和將TAP域停用到進行測試/空閑狀態的這些方法在所引用的第6,073,254號美國專利中第一次揭示。
到輸入連接線路的TDI、TDOCNT、TDOC1T和TDOICT輸入由輸入連接線路內的線路多路復用，使得每一TAP域接收一唯一地選擇的TDI輸入信號。如在圖4中可看出，ICTAP域接收一TDIICT輸入信號，核心1TAP域接收一TDIC1T輸入信號，且核心N TAP域接收一TDICNT輸入信號。用于提供TDIICT、TDIC1T和TDICNT輸入信號的實例線路在圖6中展示。
在圖6中，分別用于選擇TDIICT、TDIC1T和TDICNT輸入信號的來源的SELTDIICT、SELTDIC1T和SELTDICNT控制信號經由TAP連接控制總線從TLM得到。從圖6可看出TDICNT可選擇性地連接到TDI、TDOC1T或TDOICT，TDIC1T可選擇性地連接到TDI、TDOCNT或TDOICT，且TDIICT可選擇性地連接到TDI、TDOCNT或TDOC1T。
輸出連接線路接收以下作為輸入(1)來自核心N TAP域的TDOCNT輸出、來自核心1TAP域的TDOC1T輸出、來自IC TAP域的TDOICT輸出，和來自TLM的TAP連接控制輸入。如在圖4中可看出，輸出連接線路將從TDOCNT、TDOC1T和TDOICT輸入信號中選擇的一者經由輸出連接線路TDO輸出來輸出到TLM。用于將TDOICT、TDOC1T和TDOCNT信號的多路復用提供給TDO輸出的實例線路在圖7中展示。
在圖7中，用于將TDOICT、TDOC1T和TDOCNT信號轉變到TDO的SELTDO控制輸入經由TAP連接控制總線從TLM得到。從圖7可看出，可選擇TDOCNT、TDOC1T和TDOICT信號中的任何一者作為到TLM的輸入源。
TLM電路接收來自輸出連接線路的TDO輸出和TMS、TCK和TRST IC輸入引腳信號作為輸入。TLM電路輸出到IC的TDO輸出引腳。從檢查可看出，TLM與由輸入和輸出連接線路選擇的一個或一個以上TAP域串聯。
如上所述，TLM的TAP連接控制總線用于控制輸入和輸出接線線路以形成到一個或一個以上TAP域的所需接線，因此更多TAP域之一可經由IC的TDI、TDO、TMS、TCK和TRST引腳接取。TAP連接控制總線信號在圖2的IEEE TAP控制器狀態圖的Update-IR狀態期間從TLM輸出。
圖8A詳細地說明了TLM的結構。TLM由一TAP控制器、指令寄存器、多路復用器和三態TDO輸出緩沖器組成。TAP控制器連接到TMS、TCK和TRST信號。TDI輸入連接到指令寄存器的串行輸入(I)，并連接到多路復用器的一第一輸入。指令寄存器的串行輸出(O)連接到多路復用器的第二輸入。指令寄存器的并行輸出連接到圖4的TAP連接控制總線。多路復用器的輸出連接到三態緩沖器的輸入。三態緩沖器的輸出連接到IC TDO輸出引腳。TAP控制器將控制(C)輸出到指令寄存器、多路復用器和三態TDO輸出緩沖器。TAP控制器如關于圖1A和圖2中先前所描述響應于TMS和TCK輸入。在指令掃描操作期間，TAP控制器啟用三態TDO緩沖器，并將數據通過指令寄存器從TDI轉移到TDO。在數據掃描操作期間，TAP控制器啟用三態TDO緩沖器，并經由多路復用器形成在TDI與TDO之間的接線。
圖8B更詳細地說明了指令寄存器。指令寄存器由一移位寄存器、TAP連接解碼邏輯和更新寄存器組成。移位寄存器具有一串行輸入(I)、一串行輸出(O)、一控制(C)輸入、一并行輸出和一并行輸入。在指令掃描操作期間，提供并行輸入以用于將固定邏輯0和1數據位捕獲到移出到TDO上的第一二位位置內，其為IEEE 1149.1標準的一要求。來自指令寄存器的并行輸出輸入到TAP連接解碼邏輯。來自TAP連接解碼邏輯的并行輸出輸入到更新寄存器。更新寄存器的并行輸出為到輸入和輸出連接線路的TAP連接控制總線輸入。在圖2的捕獲-IR狀態期間，移位寄存器將數據(0 & 1)捕獲到并行輸入上，在圖2的移位-IR狀態期間，移位寄存器將數據從TDI(I)移位到TDO(O)。在圖2的更新-IR狀態期間，更新寄存器負載來自TAP連接解碼邏輯的并行輸入，并將所負載的數據輸出到TAP連接控制總線上。
圖9說明在1149.1指令掃描操作期間使用TLMA的TAP域接線的各種可能連接配置Link0-Link6。因為在指令掃描操作期間，TLM的指令寄存器實體上存在，并與所連接的(多個)TAP域指令寄存器串聯，所以用于每一連接配置的指令掃描幀將增加以包括TLM的指令寄存器位。增加具有一TLM的指令寄存器的TAP域指令寄存器的長度的概念在所引用的同在申請中的第TI-27596號專利申請案中第一次揭示。在這個實例中，圖8B的TLM的指令移位寄存器長為3位，且所述三位指令(000-110)由圖8B的TAP連接解碼邏輯解碼以唯一地選擇在IC的TDI與TDO引腳之間的不同TAP域接線連接配置。以下3位TLM指令的移位和將其從TLM更新到輸入到輸入和輸出連接線路將引起形成以下TAP域連接接線。
移入并從TLM指令寄存器更新的Link0“000”指令將使得IC TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link1“001”指令將使得IC TAP域和核心1TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link2“010”指令將使得IC TAP域和核心N TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link3“011”指令將使得IC TAP域、核心1TAP域和核心N TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link4“100”指令將使得核心1TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link5“101”指令將使得核心1TAP域和核心NTAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
移入并從TLM指令寄存器更新的Link6“110”指令將使得核心N TAP域啟用并與TDI與TDO IC引腳之間的TLM串聯連接。
在IC上電時，TLM的3位指令將初始化為“000”以允許使IC TAP域Link0配置啟用并耦合于TDI與TDO之間。此遵守在IEEE 1149.1標準中建立的IC上電要求。將多個TAP域IC上電，到其中僅使IC TAP域啟用并在IC的TDI與TDO引腳之間選擇的過程在所引用的第TI-23727號專利申請案中第一次揭示。在上電后，可執行一指令掃描操作以將指令數據移位通過IC TAP域和串聯連接的TLM，以負載一新的IC TAP域指令，且將一新的3位連接指令載入到TLM內。如果上電IC TAP域Link0配置在TDI與TDO之間仍保持有效，那么圖9的3位“000”TLM指令將在上述的指令掃描操作期間載入到TLM指令寄存器內。然而，如果在TDI與TDO之間需要一新的TAP域連接配置，那么一不同的3位TLM連接指令將在上述的指令寄存器掃描操作期間載入到TLM指令寄存器內。
提供圖10以說明在1149.1數據掃描操作期間，如關于圖8A的描述，TLM經配置以簡單地形成在所選擇的TAP域連接配置Link0-Link6的輸出與IC的TDO引腳之間的接線通道。因此TLM并不象1149.1指令掃描操作一樣將位增加到1149.1數據掃描操作。
發明內容
根據本發明，TLM結構提供一到在一連接配置中可選擇的IC的外部的芯片外TAP接口。所述芯片外TAP接口可用于選擇將包括于一連接配置中的另一分離IC的IEEE1149.1TAP接口。因此改進在于提供一IC的TLM結構，所述結構不僅可用于選擇駐留于所述IC中的TAP域，也可用于選擇駐留于其它IC上的TAP域。例如，可選擇一外部IC/管芯的TAP域。
包括于連接配置中的自所述芯片外TAP接口的另一分離IC可包括其自身的TLM結構。包括于連接配置中的自所述芯片外TAP接口的另一分離IC可進一步包括其自身的到另外的IC的IEEE 1149.1TAP接口。此提供TAP接口的一層級配置。
可在一IC上提供任何數目的芯片外TAP接口。
圖1A說明一可實現于一IC或核心電路內的常規IEEE 1149.1(JTAG)結構。
圖1B說明包括JTAG結構和接口的一IC或核心電路的基底。
圖1C說明耦合到邏輯線路的一JTAG可接取內部掃描通道。
圖1D說明耦合到仿真線路的一JTAG可接取在線仿真寄存器。
圖1E說明耦合到在系統編程線路的一JTAG可接取在系統編程寄存器。
圖1F說明耦合到輸入和輸出線路的一JTAG可接取邊界掃描寄存器。
圖2說明JTAG TAP控制器的狀態圖。
圖3說明一IC，其含有雛菊鏈雛菊鏈在IC的TDI與TDO引腳之間的TAP域。
圖4說明實現于一IC內的TAP連接模塊(TLM)結構。
圖5說明TMS選通線路，其可用于圖4的TLM結構的輸入連接線路。
圖6說明TDI多路復用線路，其可用于圖4的TLM結構的輸入連接線路。
圖7說明TDO多路復用線路，其可用于圖4的TLM結構的輸出連接線路。
圖8A說明TLM線路，其可用于圖4的TLM結構。
圖8B說明一指令寄存器，其可用于圖8A的TLM線路。
圖9說明圖4的TLM結構的某些可能TAP域連接配置，其將在JTAG指令掃描操作期間出現。
圖10說明圖9的TAP域連接配置，其將在JTAG數據掃描操作期間出現。
圖11A說明經改進而包括本發明的芯片外TAP(OCT)接口的圖4的TLM結構。
圖11B說明耦合到另一IC/管芯的JTAG接口的OCT接口。
圖12說明包括用于控制到OCT接口的接取的一附加TMS門的圖5的TMS選通線路。
圖13說明包括一附加TDI多路復用器和其它多路復用器的圖6的TDI多路復用線路，所述附加TDI多路復用器用于到OCT接口的輸入，其它多路復用器配備一用于接收來自所述OCT接口的TDO輸入的附加輸入。
圖14說明配備一用于自OCT接口接收TDO輸出的附加輸入的圖7的TDO多路復用器線路。
圖15說明圖11A的TLM結構的某些可能TAP域連接配置，其將在JTAG指令掃描操作期間出現。
題16說明圖14的將在JTAG數據掃描操作期間出現的TAP域連接配置。
圖17A-17O說明在一基底上的兩個管芯之間的各種TAP域連接配置，每一管芯都包括圖11A的改進TLM結構。
圖18說明一管芯在基底上的更復雜的配置，每一管芯都包括圖11A的改進TLM結構。
圖19說明連續地雛菊鏈雛菊鏈到一JTAG控制器的兩個基底，每一基底都包括各實現圖11A的改進TLM結構的兩個管芯。
圖20說明改進TLM結構，借此移動TLM電路的位置使得其存在于緊接于IC的TDI輸入引腳的連續通道上而不是如圖11A中所說明在緊接于IC的TDO引腳的連續通道上。
圖21說明本發明的一包括常規JTAG端口接口和OCT接口的功能IC。
具體實施例方式
圖11A說明圖4的TLM結構的改進。改進在于增加一芯片外測試接入端口(OCT)接口1106。OCT接口可經由TLM的TAP連接控制總線在IC的TDI與TDO引腳之間選擇，確切地如IC和核心TAP域所描述被選擇。一旦被選擇，OCT接口將充當到另一IC上的從TAP接口(意即，一常規1149.1TAP接口)的主TAP接口。因此具有圖11A中所示的TLM結構改進的IC將具有常規1149.1TAP接口1102外加用于控制另一IC或多個IC 1108的TAP接口的可選OCT接口1106。雖然在圖11A中展示一個OCT接口1106，但可提供任何數目的OCT接口。
圖11B說明耦合1110到另一IC 1108的TAP接口的OCT接口1106。如在圖11B中可看出，OCT接口由緩沖器組成，所述緩沖器將TDIOCT、TCK、TMSOCT、TDOOCT和TRST TLM結構信號分別耦合到其中TLM結構所駐留的IC的TDO、TCK、TMS、TDI和TRST焊盤1104。TDO、TCK、TMS、TDI和TRST焊盤1104可經由接線1110耦合到另一IC 1108的TDI、TCK、TMS、TDO和TRST焊盤，以提供對另一IC 1108的TAP域的接取。另一IC的TAP域可類似于圖1A中所示的TAP域。
圖12-圖14說明對增加圖11A的OCT接口而分別在圖5-圖7的輸入和輸出連接線路中所需的改變。如在圖12中可看出，增加一附加與門1202以提供對OCT接口的TMS輸入(TMSOCT)的門通和門關。如在圖13中可看出，提供一附加多路復用器1302以用于選擇OCT接口的TDI輸入(TDIOCT)，且其它多路復用器具備用于接收OCT接口的TDO輸出(TDOOCT)的附加輸入。如在圖14中可看出，將一輸入增加到輸出多路復用器以接收OCT的TDO輸出(TDOOCT)。此外，控制信號增加到TLM的TAP連接控制總線以用于控制所增加的TMSOCT與門、附加TDIOCT多路復用器和到多路復用器的附加TDOOCT輸入。
圖15說明在TAP指令寄存器掃描操作期間，圖11A的TLM結構的可能TAP連接配置(Link0-Link13)的實例。所述連接配置包括先前在圖9中展示的連接配置，外加包括OCT接口的附加連接配置。如所看出的，存在兩個上電/復位選項Link0和Link7用于缺省TAP連接。Link0(選項1)僅選擇在連接中的IC的TAP，而Link7(選項2)選擇連接中的加上OCT接口的IC的TAP。為何選項2可能是必要的一實例在圖17的實例F中展示。
如圖9，提供圖16僅為了展示在TAP數據寄存器掃描操作期間TLM是透明的。
圖17A-圖17O展示在位于一共同基底上的兩個管芯(管芯1和管芯2)之間的各種TAP連接配置的實例。雖然展示管芯1和管芯2的每一者均包括圖16的經改進TLM結構(TLMA)，但應了解僅每一實例的管芯1需要圖16的TLM結構以提供到管芯2的接取。每一實例的管芯2可僅具有如圖1A中所示的JTAG結構。在每一實例中，管芯1的常規TAP接口1702(TDI、TCK、TMS、TRST和TDO)為管芯1的TLMA接口，且耦合到諸如測試器、調試器、仿真器或其它控制器的JTAG總線控制器。同樣在每一實例中，管芯1的OCT接口1704(TDI、TCK、TMS、TRST和TDI)耦合到管芯2的常規TAP接口1706(TDI、TCK、TMS、TRST和TDI)，管芯2的常規TAP接口1706為管芯2的TLMA接口。
在實例A中，管芯1只有IC TAP包括于到JTAG控制器的連接中。在實例B中，僅核心N TAP包括于到JTAG控制器的連接中。在實例C中，僅核心1TAP包括于到JTAG控制器的連接中。在實例D中X，僅核心1TAP和核心N TAP包括于到JTAG控制器的連接中。在實例E中，管芯1的所有TAP都包括于到JTAG控制器的連接中。
在實例F中，管芯1和管芯2的IC TAP包括于到JTAG控制器的連接中，管芯2的IC TAP經由管芯1的OCT接口接取。將選擇實例F的連接以允許執行在管芯1和管芯2兩者上的JTAG外測試互連測試。如關于圖16的選項2所指出，可選擇實例F的連接配置作為上電/復位連接以允許管芯1和管芯2兩者的IC TAP為互連測試而接取。
在實例G中，當管芯2的IC TAP經由管芯1的OCT包括于到JTAG控制器的連接中時，管芯1的TAP都被繞過。在這個配置中，管芯1的TAP連接將如圖15和圖16的Link13所示。實例H至實例L類似地繞過管芯1的TAP以經由OCT接取管芯2的TAP。實例M至實例O說明包括管芯1和管芯2的TAP的各種連接。實例L和實例O說明如果必要時可使用管芯2的OCT以連接到其它管芯的TAP接口。
圖18說明一更復雜的管芯在基底上的配置的實例，借此可進一步看到經改進的TLM結構的適應性。如先前實例，管芯1的TLMA接口1802充當耦合到JTAG控制器的管芯。管芯1也充當經由其OCT 1804到所雛菊鏈雛菊鏈的管芯2和管芯3的TLMA接口1806和TLMA接口1808的TAP接取點。管芯2和管芯3分別充當經由其OCT 1810和OCT 1812到管芯4和管芯5的TLMA 1814和TLMA 1816的另外的TAP接取點。從虛線箭頭可看出，管芯1-管芯5的每一者的任何一個或一個以上TAP域都可被選擇和連接而用于經由JTAG控制器接線的到管芯1的接取。此外，如實例G至實例L，繞過管芯1允許到管芯2和管芯3的直接接取。可類似地繞過管芯2和管芯3以提供到管芯4和管芯5的直接接取。
圖19說明兩個基底1902和1904，其中每一者都具有包括經改進的圖11A的TLM結構的兩個管芯。基底1902包括一標記為管芯1∶1的管芯和一標記為管芯1∶2的管芯。基底1904包括一標記為管芯2∶1的管芯和一標記為管芯2∶2的管芯。管芯1∶1的TLMA接口1906與管芯2∶1的TLMA接口1914雛菊鏈雛菊鏈。雛菊鏈雛菊鏈通道耦合到一JTAG控制器。管芯1∶2的TLMA接口1910耦合到管芯1∶1的OCT接口1908。管芯2∶2的TLMA接口1918耦合到管芯2∶1的OCT接口1916。圖19的重要性在于其展示一連續接取方法，借此JTAG控制器可垂直地以及水平地接取TAP域。進行管芯標記使得左邊的數表示雛菊鏈雛菊鏈通道上的管芯的基底的水平位置，且右邊的數表示基底上的管芯的垂直位置。
在一第一實例中，JTAG控制器可水平地接取雛菊鏈雛菊鏈配置中的管芯1∶1和管芯2∶1的TAP域，而不接取垂直可接取管芯1∶2和管芯2∶2的TAP域。在一第二實例中，JTAG控制器可經由管芯1∶1的OCT垂直地接取管芯1∶2的TAP域，且藉由管芯1∶1和管芯2∶1中的TAP域的雛菊鏈水平接取將那些TAP域包括在內。在一第三實例中，JTAG控制器可經由管芯1∶1的OCT垂直地接取管芯1∶2的TAP域，經由管芯2∶1的OCT垂直地接取管芯2∶2的TAP域，且包括藉由管芯1∶1和管芯2∶1中的TAP域的雛菊鏈水平接取將那些TAP域包括在內。在一第四實例中，JTAG控制器可繞過管芯1∶1和管芯2∶1的TAP域(如圖17J-圖17I所示)以垂直地接取管芯1∶2和管芯2∶2的TAP域，使得只有管芯1∶2和管芯2∶2TAP域包括于JTAG控制器的水平雛菊鏈通道中。可看出，可能使用管芯1∶2和管芯2∶2的OCT接口1912和1920進行對附加垂直管芯的接取。
提供圖20以說明在需要時，TLM可置于IC的TDI到TDO連續通道的開始處，而不是在圖11A中所示的末尾處。TLM電路可如先前所描述操作以控制輸入和輸出連接線路。不同處僅在于TLM的指令移位寄存器將不再需要捕獲圖8B中展示的JTAG所需0和1位，因為那些0和1位在指令掃描操作期間由所選擇的(多個)TAP域指令寄存器提供給IC的TDO。圖19中的TLM的前導位置將改變圖15和圖16的TAP連接配置實例到一程度，即TLM將展示為存在于所連接的TAP域的開始處(意即，接近TDI引腳)，而不是在所連接的TAP域的末尾處(意即，接近于TDO引腳)。
圖21說明一包括本發明的IC。所述IC具有功能輸入和輸出，和響應于其的功能線路。所述IC具有一個常規主JTAG端口(意即，本發明的TLMA接口)和一個次JTAG端口(意即，本發明的OCT接口)。雖然已給出TLM結構可如何改進以包括圖21的次JTAG端口(OCT)的詳細描述，但可存在可預想替代/派生方法以將一功能IC的一個主JTAG端口耦合到相同的功能IC的一個次要端口。這些其它方法可由本發明提供的示教產生。鑒于本發明已到了提供進行此的至少一個優選方式的初始示教的程度，本發明應當要求其將廣泛地包含一功能IC，所述功能IC包括一用于耦合到一JTAG控制器的常規主JTAG端口和一用于耦合到另一IC的另一主JTAG端口的次JTAG端口。
權利要求
1.一種集成電路，其包含A.用于執行一功能操作的功能線路；B.耦合到所述功能線路的功能輸入焊盤；C.耦合到所述功能線路的功能輸出焊盤；D.一主要測試接入端口，其耦合到所述功能線路且具有用于TDI、TCK、TMS、TRST和TDO信號的第一接合焊盤；和E.一次要測試接入端口，其具有用于TDI、TCK、TMS、TRST和TDO信號的第二接合焊盤，且所述第二接合焊盤適于以用于到另一集成電路的一測試接入端口的連接，所述第二接合焊盤選擇性地耦合到所述第一接合焊盤。
2.根據權利要求1所述的集成電路，其進一步包括用于選擇性地將用于所述TDI、TCK、TMS和TRST信號的第一接合焊盤耦合到所述次要端口的輸入連接線路，和用于選擇性地將所述次要端口耦合到用于所述TDO信號的所述第一接合焊盤的輸出連接線路。
3.根據權利要求1所述的集成電路，其進一步包括用于選擇性地將用于所述TDI、TCK、TMS和TRST信號的所述第一接合焊盤耦合到所述次要端口的輸入連接線路，用于選擇性地將所述次要端口耦合到用于所述TDO信號的所述第一接合焊盤的輸出連接線路，和耦合到所述TDI和TDO信號并控制所述輸入連接線路和所述輸出連接線路的測試連接模塊線路。
4.根據權利要求1所述的集成電路，其中所述功能線路除了選擇性地連接到所述第一接合焊盤的所述次要端口外，還包括復數個TAP域。
5.一種集成電路，其包含A.一基底；B.一裝載在所述基底上的第一管芯，所述第一管芯包括i.用于執行一功能操作的第一功能線路；ii.耦合到所述第一功能線路的第一功能輸入焊盤；iii.耦合到所述第一功能線路的第一功能輸出焊盤；iv.一第一主要測試接入端口，其耦合到所述第一功能線路且具有用于TDI、TCK、TMS、TRST和TDO信號的第一接合焊盤；和v.一次要測試接入端口，其具有用于TDI、TCK、TMS、TRST和TDO信號的第二接合焊盤，所述第二接合焊盤適于以用于到另一管芯的一測試接入端口的連接，所述第二接合焊盤選擇性地耦合到所述第一接合焊盤；和C.一裝載在所述基底上的第二管芯，所述第二管芯包括i.用于執行一功能操作的第二功能線路；ii.耦合到所述第二功能線路的第二功能輸入焊盤；iii.耦合到所述第二功能線路的第二功能輸出焊盤；iv.一第二主要測試接入端口，其耦合到所述第二功能線路且具有用于TDI、TCK、TMS、TRST和TDO信號的第一接合焊盤，所述第二主要端口的所述第一接合焊盤連接到所述第一管芯的所述次要端口的所述第二接合焊盤。
6.根據權利要求5所述的集成電路，其中所述第一管芯具有包括所述次要端口的復數個TAP域，和連接到所述第一接合焊盤且連接到所述復數個TAP域的TAP連接模塊線路，所述TAP連接線路選擇性地將所述TAP域連接到所述第一接合焊盤。
7.根據權利要求5所述的集成電路，其包括D.一裝載在所述基底上的第三管芯，所述第三管芯包括i.用于執行一功能操作的第三功能線路；ii.耦合到所述第三功能線路的第三功能輸入焊盤；iii.耦合到所述第三功能線路的第三功能輸出焊盤；和iv.一第三主要測試接入端口，其耦合到所述第三功能線路且具有用于TDI、TCK、TMS、TRST和TDO信號的第一接合焊盤，所述第三主要端口的所述第一接合焊盤連接到所述第一管芯的所述次要端口的所述第二接合焊盤且連接到所述第二管芯的所述第二主要測試接入端口的所述第一接合焊盤。
8.一種集成電路，其包含A.用于執行一功能操作的功能線路；B.耦合到所述功能線路的功能輸入焊盤；C.耦合到所述功能線路的功能輸出焊盤；D.一主要測試接入端口，其耦合到所述功能線路且具有用于至少一TDI輸入信號、一TMS輸入信號和一TDO輸出信號的第一接合焊盤；和E.一次要測試接入端口，其具有用于至少一TDI輸入信號、一TMS輸出信號和一TDO輸出信號的第二接合焊盤，所述第一接合焊盤的所述TDI輸入信號選擇性地耦合到所述第二接合焊盤的所述TDO輸出信號，所述第一接合焊盤的所述TMS輸入信號選擇性地耦合到所述第二接合焊盤的所述TMS輸出信號，且所述第一接合焊盤的所述TDO輸出信號選擇性地耦合到所述第二接合焊盤的所述TDI輸入信號。
9.根據權利要求8所述的集成電路，其進一步包括連接線路，所述連接線路用于選擇性地將所述第一接合焊盤的所述TDI輸入信號、所述TMS輸入信號和所述TDO輸出信號分別耦合到所述第二接合焊盤的所述TDO輸出信號、所述TMS輸出信號和所述TDI輸入信號。
10.根據權利要求9所述的集成電路，其中所述連接線路包括控制線路，所述控制線路串聯耦合于所述第一接合焊盤的所述TDI輸入信號與所述TDO輸出信號之間。
11.根據權利要求8所述的集成電路，其中所述功能線路除了選擇性地耦合到所述第一接合焊盤的所述次要測試接入端口外還包括復數個TAP域。
12.一種集成電路，其包含A.一基底；B.一裝載在所述基底上的第一管芯，所述第一管芯包括i.用于執行一功能操作的第一功能線路；ii.耦合到所述第一功能線路的第一功能輸入焊盤；iii.耦合到所述第一功能線路的第一功能輸出焊盤；iv.一第一主要測試接入端口，其耦合到所述第一功能線路且具有用于至少一TDI輸入信號、一TMS輸入信號和一TDO輸出信號的第一接合焊盤；和v.一次要測試接入端口，其具有用于至少一TDI輸入信號、一TMS輸出信號和一TDO輸出信號的第二接合焊盤，所述第一接合焊盤的所述TDI輸入信號選擇性地耦合到所述第二接合焊盤的所述TDO輸出信號，所述第一接合焊盤的所述TMS輸入信號選擇性地耦合到所述第二接合焊盤的所述TMS輸出信號，且所述第一接合焊盤的所述TDO輸出信號選擇性地耦合到所述第二接合焊盤的所述TDI輸入信號；和C.一裝載在所述基底上的第二管芯，所述第二管芯包括i.用于執行一功能操作的第二功能線路；ii.耦合到所述第二功能線路的第二功能輸入焊盤；iii.耦合到所述第二功能線路的第二功能輸出焊盤；iv.一第二主要測試接入端口，其耦合到所述第二功能線路且具有用于至少一TDI輸入信號、一TMS輸入信號和一TDO輸出信號的第三接合焊盤，所述第三接合焊盤的所述TDI輸入信號連接到所述第二接合焊盤的所述TDO輸出信號，所述第三接合焊盤的所述TMS輸入信號連接到所述第二接合焊盤的所述TMS輸出信號，且所述第三接合焊盤的所述TDO輸出信號連接到所述第二接合焊盤的所述TDI輸入信號。
13.根據權利要求12所述的集成電路，其中所述第一管芯具有復數個TAP域和連接線路，所述復數個TAP域各具有一包括至少一TDI輸入引線、一TMS輸入引線和一TDO輸出引線的測試接入端口，所述連接線路連接到所述第一接合焊盤且連接到所述復數個TAP域的所述測試接入端口，所述連接線路選擇性地耦合i.所述第一接合焊盤的所述TDI輸入信號到一TAP域的測試接入端口的所述TDI輸入引線；ii所述第一接合焊盤的所述TMS輸入信號到一TAP域的測試接入端口的所述TMS輸入引線；和iii.所述第一接合焊盤的所述TDO輸出焊盤到一TAP域的測試接入端口的所述TDO輸出引線。
14.根據權利要求12所述的集成電路，其包括D.一裝載在所述基底上的第三管芯，所述第三管芯包括i.用于執行一功能操作的第三功能線路；ii.耦合到所述第三功能線路的第三功能輸入焊盤；iii.耦合到所述第三功能線路的第三功能輸出焊盤；和iv.一第三主要測試接入端口，其耦合到所述第三功能線路且具有用于至少一TDI輸入信號、一TMS輸入信號和一TDO輸出信號的第四接合焊盤，所述第四接合焊盤的所述TDI輸入信號連接到所述第三接合焊盤的所述TDO輸出信號，所述第四接合焊盤的所述TMS輸入信號連接到所述第二接合焊盤的所述TMS輸出信號，且所述第四接合焊盤的所述TDO輸出信號地連接到所述第二接合焊盤的所述TDI輸入信號。
全文摘要
一種集成電路(IC)包括一IEEE 1149.1標準測試接入端口(TAP)接口和一附加芯片外TAP接口。所述芯片外TAP接口連接到另一IC的TAP。所述芯片外TAP接口可由所述IC上的一TAP連接模塊選擇。
文檔編號G01R31/3185GK1842714SQ200480024278
公開日2006年10月4日 申請日期2004年8月30日 優先權日2003年8月28日
發明者李·D·惠茨埃爾 申請人:德州儀器公司
專業數控銑床產品供應商
20年生產經驗，實力工廠，精工品質，質量有保障
