專利名稱：存儲器測試電路和存儲器測試方法
技術領域：
本發明涉及內建自測試(Built-In Self-Test，BIST)型的存儲器測試電路和存儲器測試方法，特別是涉及能夠縮短存儲器測試的測試時間，能夠讀出制作不良位圖(bit map)所需的存儲單元數據的BIST型存儲器測試電路和存儲器測試方法。
背景技術：
內建自測試(BIST)型存儲器測試電路是將檢測時的存儲器控制電路、寫入數據生成電路和讀出數據比較電路內建在被測試存儲器的LSI中，在LSI自身中進行檢測輸出存儲器的合格/不合格信息的電路。例如，如特開2004-86996號公報所示的那樣，已有的BIST型存儲器測試電路，具有期望值生成電路，用期望值比較電路比較來自測試對象的存儲單元的讀出數據和期望值生成電路的輸出數據，如果來自存儲單元的讀出數據和期望值生成電路的輸出數據的全部位一致，則輸出合格信號H，當即便1位不一致時也輸出不合格信號L。進一步，為了將測試中斷限制在最小，將保持在測試項目檢測電路中的測試項目、保持在地址寄存器中存儲單元的地址信息、保持在不良位檢測電路中的位位置信息存儲在不良存儲單元信息存儲用存儲器中。在以實際規格的速度測試內建存儲器后，低速地讀出存儲在不良存儲單元信息存儲用存儲器中的不良存儲單元信息。
該已有的內建自測試型存儲器測試電路，將作為測試對象的存儲器分割成多個塊，針對每個塊用比較電路比較存儲器讀出數據和數據生成器期望值數據，當即便1位不一致時，將全部塊的存儲器讀出數據移位輸出到輸出寄存器。
即，在已有的存儲器測試電路中，在直到作為測試對象的存儲單元的全部地址以實際規格的速度進行測試的期間，不能夠將不良存儲單元信息讀出到外部。從而，存在著難以提前制作不良位圖那樣的問題。
進一步，在已有的存儲器測試電路中，存在著因為在被分割的塊內，串行輸出直到不發生數據的不一致的塊的存儲器讀出數據為止，制作不良位圖進行存儲器測試，所以伴隨著測試樣式循環的增大，存儲器測試設備的存儲器容量增加，存儲器測試時間加長那樣的問題。
發明內容
本發明就是為了解決上述已有的多個問題提出的，本發明提供能夠縮短BIST型存儲器測試所需的測試時間，并且能夠使制作不良位圖所需的存儲單元的數據讀出時間變短的BIST型存儲器測試電路和存儲器測試方法。
本發明是將應檢測的多個存儲器集成在同一基片上的內建自測試型存儲器測試電路，它備有生成期望值數據的數據生成器；與上述多個存儲器中的各個并聯連接，可以并行傳送來自各存儲器的讀出的數據的多個捕獲寄存器；與上述多個捕獲寄存器中的各個并聯連接，比較各捕獲寄存器輸出和上述期望值數據的多個比較電路；與上述多個比較電路連接，識別檢測出不一致的比較電路的識別電路；與上述多個捕獲寄存器和上述識別電路連接，存儲來自由上述比較電路檢測出不一致的存儲器的讀出數據和該存儲器的存儲器識別信息的讀出寄存器；和與上述讀出寄存器連接，串行地讀出上述檢測出不一致的存儲器的讀出數據和上述存儲器識別信息，與該存儲器的存取信息對應串行地輸出的輸出寄存器。
本發明是將應檢測的多個存儲器集成在同一基片上的內建自測試型存儲器測試方法，針對每個存儲器并行比較從多個存儲器向多個捕獲寄存器并行傳送的存儲器讀出數據和由數據生成器所生成的期望值數據；識別在上述并行比較中檢測出不一致的存儲器，輸出存儲器識別信息；將上述不一致檢測存儲器的讀出數據和上述存儲器識別信息存儲在讀出寄存器中；與上述不一致檢測存儲器的存取信息對應，從上述讀出寄存器串行地輸出不一致檢測存儲器的讀出數據和存儲器識別信息。
本發明提供能夠縮短存儲器測試所需的測試時間，在短時間內讀出制作不良位圖所需的存儲單元的數據的BIST型存儲器測試電路和BIST型存儲器測試方法。
圖1是表示與本發明有關的BIST型存儲器測試電路的第1實施方式的方框圖。
圖2是表示與本發明有關的BIST型存儲器測試電路的第2實施方式的方框圖。
圖3是說明與本發明有關的BIST型存儲器測試電路的第1實施方式的工作的流程圖。
圖4是表示用于與本發明有關的BIST型存儲器測試的數據格式的圖。
具體實施例方式
如圖1所示，與本發明有關的BIST型存儲器測試電路17備有BIST控制電路16和與該BIST控制電路16連接的作為檢測對象的多個測試塊。在本實施例中為了使說明簡明起見，表示了第1到第3測試塊20a-20c。進一步，在與本發明有關的BIST型存儲器測試電路17中，這些多個測試塊(第1到第3測試塊20a-20c)與作為識別電路的解碼器25一起與讀出寄存器26連接。
BIST控制電路16由數據生成器10、地址生成器11、輸出寄存器12、判定器13和不一致控制電路14構成。數據生成器10生成期望值數據，地址生成器11供給讀出和寫入數據的地址。關于數據生成器10將在后面記述。
第1測試塊20a是將存儲器21a、捕獲寄存器22a、比較電路23a連接起來構成的。同樣，第2測試塊20b是將存儲器21b、捕獲寄存器22b、比較電路23b連接起來構成的。同樣，第3測試塊20c也是將存儲器21c、捕獲寄存器22c、比較電路23c連接起來構成的。
各測試塊20a-20c內的存儲器21a-21c分別與BIST控制電路16內的地址生成器11連接，從該地址生成器11接受供給的讀出和寫入數據的地址。
分別分開在各測試塊20a-20c內的比較電路23a-23c的輸出，一方的輸出與解碼器25連接，其它的輸出與BIST控制電路16內的AND邏輯判定器13連接。
BIST控制電路16內的判定器13與同一BIST控制電路16內的不一致控制電路14連接，在從多個測試塊20a-20c的各比較電路23a-23c供給的判定信號中，當檢測出即便有1個不一致判定信號時，將信號L輸出到同一BIST控制電路16內的不一致控制電路14中。
圖1是自檢測多個存儲器21a-21c的BIST型存儲器測試電路，將非檢測對象的多個存儲器21a-21c集成在同一基片上。BIST控制電路16內的數據生成器10生成期望值數據。各個捕獲寄存器22a-22c分別與多個測試塊20a-20c的各存儲器21a-21c連接。多個捕獲寄存器22a-22c為了可以并行傳送各個存儲器讀出數據而與讀取寄存器26并聯連接。為了針對各捕獲寄存器22a-22c的每個輸出與期望值數據進行比較，各捕獲寄存器22a-22c分別與比較電路23a-23c連接。解碼器25為了識別在多個比較電路23a-23c中檢測出不一致的比較電路而與各比較電路23a-23c并聯連接。讀出寄存器26與多個捕獲寄存器22a-22c的輸出和解碼器25的輸出連接，存儲來自檢測出不一致的存儲器的存儲器讀出數據和存儲器識別信息。BIST控制電路16內的輸出寄存器12與讀出寄存器26連接，串行地讀出檢測出不一致的存儲器讀出數據和存儲器識別信息，與檢測出不一致的存儲器的存取信息對應串行地輸出。
BIST控制電路16控制讀出寄存器26以使得存儲解碼器25的存儲器識別信息和檢測出不一致的存儲器讀出數據。在本發明中，不限定存儲器讀出數據的寬度和存儲器識別信息的位寬度，與電路設計相對應能夠任意地變更數據寬度和位寬度。下面的說明將存儲256位寬度的存儲器讀出數據和2位的存儲器識別信息的情形作為例子。
讀出寄存器26，例如，如果令配置在第1測試塊20a中的捕獲寄存器22a的位寬度為256位寬度，則能夠一次地從捕獲寄存器22a并行傳送和存儲256位寬度的數據。另外，如果將配置在第2、第3測試塊20b、20c中的捕獲寄存器22b、22c設定在256位寬度以內，則讀出寄存器26能夠一次地從捕獲寄存器22b、22c并行傳送和存儲數據。
能夠根據多個捕獲寄存器22a-22c各個的位寬度和存儲器識別信息的位寬度任意地決定讀出寄存器26的容量。假定發生多個存在不良位的捕獲寄存器的情形，讀出寄存器26的容量也能夠與測試塊數相應地增加。
BIST控制電路16、第1～第3測試塊20a～20c、讀出寄存器26接收公共的時鐘信號CK，與時鐘信號CK同步地執行數據寫入循環、數據讀出循環、數據傳送循環。
下面我們說明圖1的存儲器測試電路的工作。BIST控制電路16使數據生成器10生成期望值數據。該期望值數據具有同時寫入多個存儲器21a-21c的數據寬度。
(a)數據寫入循環在使地址生成器11在各存儲器21a～21c的首地址～末地址之間生成作為存取信息的地址，使各存儲器21a～21c轉移到寫入使能狀態后，BIST控制電路16將數據生成器10的期望值數據并行地寫入到各存儲器21a～21c。
(b)數據讀出循環在使各存儲器21a～21c遷移到讀出使能狀態后，BIST控制電路16，將與地址生成器11的地址對應的各存儲器21a～21c的存儲器讀出數據保持在對于每個第1～第3測試塊20a～20c配置的捕獲寄存器22a-22c中。
(c)存儲器數據比較循環在第1測試塊20a中，比較電路23a比較在捕獲寄存器22a的輸出中出現的存儲器讀出數據和數據生成器10的期望值數據，如果全部位一致，則輸出信號H，當檢測出即便有1位不一致時輸出信號L。
在第2測試塊20b中，比較電路23b比較在捕獲寄存器22b的輸出中出現的存儲器讀出數據和數據生成器10的期望值數據，如果全部位一致，則輸出信號H，當檢測出即便有1位不一致時輸出信號L。
在第3測試塊20c中，比較電路23c比較在捕獲寄存器22c的輸出中出現的存儲器讀出數據和數據生成器10的期望值數據，如果全部位一致，則輸出信號H，當檢測出即便有1位不一致時輸出信號L。
另外，輸出寄存器12保持地址生成器11的地址直到確定與讀出地址對應的比較結果為止。
這樣，分別經過捕獲寄存器22a-22c由配置在每個第1～第3測試塊20a～20c中的比較電路23a～23c比較從存儲器21a～21c讀出的存儲器讀出數據，檢測出即便有1位不一致的測試塊的比較電路將信號L作為合格/不合格判定信號輸出到解碼器25和判定器13中。
這里我們將在到末地址之間，在第1測試塊20a的存儲器21a中發現不良位的情形作為例示進行說明。
判定器13，當從檢測出不一致的比較電路23a接受合格/不合格判定信號L時，將合格/不合格判定信號L輸出到存儲器測試電路的外部，并且也將信號L傳達到不一致控制電路14。
(d)數據傳送循環不一致控制電路14將測試中斷信號輸出到數據生成器10、地址生成器11、輸出寄存器12，停止從存儲器21a～21c根據下一個地址寫入和讀出數據，將包含不良位的存儲器讀出數據從捕獲寄存器22a傳送到讀出寄存器26。
BIST控制電路16，對于捕獲寄存器22a，將經過比較電路23a比較的全部位的存儲器讀出數據并行傳送并寫入到讀出寄存器26。然后，解碼器25將識別檢測出不一致的存儲器21a的存儲器識別信息寫入到讀出寄存器26。
這里，“存儲器識別信息”，當在輸出第1測試塊20a的合格/不合格判定信號“L”、第2測試塊20b的合格/不合格判定信號“H”、第3測試塊20c的合格/不合格判定信號“H”時，能夠用從解碼器25輸出的2位的二進制數“01”表示。但是，本發明中存儲器識別信息不限定于2位的二進制數，與電路設計相應可以變更到將4位的八進制數作為對象的各種形態。
(e)串行輸出循環BIST控制電路16，能夠控制輸出寄存器12，將由地址生成器11產生的地址輸出到存儲器測試電路的外部，連續地從讀出寄存器26串行地讀出包含不良位的存儲器的讀出數據和存儲器識別信息，串行地輸出到存儲器測試電路的外部，提供對于1個地址的不良位圖。
然后，BIST控制電路16，增加或減少地址生成器11的地址，執行數據寫入循環，執行數據讀出循環，執行存儲器數據比較循環，重復執行各個循環直到最終的地址為止。
這樣，在存儲器測試電路中，每當檢測出存儲器讀出數據和期望值數據不一致時，使地址生成器11停止工作，將與對于1個地址的全部位的存儲器讀出數據對應的存儲器識別信息串行地輸出到存儲器測試電路的外部。
另外，作為串行輸出循環的變形例，也能夠不使地址生成器11停止工作，將與檢測出不一致的存儲器讀出數據對應的存儲器識別信息存儲在讀出寄存器26中，在直到測試結束地址為止完成存儲器讀出數據和期望值數據的比較后，與不良位的地址對應起來串行地讀出與存儲在讀出寄存器26中的存儲器讀出數據對應的存儲器識別信息，從輸出寄存器12串行地輸出。
(f)多塊不良模式當對于1個地址，設置在第1到第3測試塊20a～20c中的存儲器21a～21c中僅某一個具有不良位時，讀出寄存器26，可以僅并行傳送1個捕獲寄存器的數據寫入1次。
另外，當對于1個地址，在設置在多個測試塊中的存儲器中存在不良位時，讀出寄存器26，能夠僅通過對存在不良位的捕獲寄存器的數據賦予優先順序位執行多次并行傳送并進行寫入來存儲不良位圖的信息。
進一步，BIST控制電路16，當多個比較電路同時檢測出不一致時，檢測多塊不良模式，控制輸出寄存器12。
輸出寄存器12，不僅從讀出寄存器26串行地讀出1個捕獲寄存器的數據和存儲器識別信息，而且也從讀出寄存器26串行地讀出后續的捕獲寄存器的數據和存儲器識別信息，將在多個測試塊中發生的不良位的存儲器讀出數據發送到設置在存儲器測試電路外部的存儲器測試設備。
BIST控制電路16，以第1～第3測試塊20a～20c的號碼順序將多個比較電路23a～23c賦予優先順序位，順序地傳送包含存儲在捕獲寄存器22a、22b、22c中的不良位的存儲器讀出數據，從優先順序位高的捕獲寄存器的存儲器讀出數據開始順序地寫入到讀出寄存器26。
當在第1測試塊20a的存儲器21a中存在不良位時，以第1優先順序位將第1測試塊20a的捕獲寄存器22a的存儲器讀出數據寫入到讀出寄存器26，然后，將識別第1測試塊20a的2位的二進制數“01”作為存儲器識別信息寫入到讀出寄存器26。
當在第2測試塊20b的存儲器21b中存在不良位時，以第2優先順序位將第2測試塊20b的捕獲寄存器22b的存儲器讀出數據寫入到讀出寄存器26，然后，將識別第2測試塊20b的2位的二進制數“10”作為存儲器識別信息寫入到讀出寄存器26。
當在第3測試塊20c的存儲器21c中存在不良位時，以第3優先順序位將第3測試塊20c的捕獲寄存器22c的存儲器讀出數據寫入到讀出寄存器26，然后，將識別第3測試塊20c的2位的二進制數“11”作為存儲器識別信息寫入到讀出寄存器26。
當對于1個地址，在第1和第2測試塊20a、20b的存儲器21a、21b中存在不良位時，讀出寄存器26，按照優先順序位，在第1測試塊20a的捕獲寄存器22a其后讀出第2測試塊20b的捕獲寄存器22b的存儲器讀出數據。
當對于1個地址，在設置在第2和第3測試塊20b、20c中的存儲器21b、21c中存在不良位時，讀出寄存器26，按照優先順序位，在第2測試塊20b的捕獲寄存器22b其后讀出第3測試塊20c的捕獲寄存器22c的存儲器讀出數據。
在將賦予優先順序位的存儲器讀出數據和對應的存儲器識別信息寫入到讀出寄存器26的階段，輸出寄存器12，以先進先出方式從讀出寄存器26串行地讀出存儲器讀出數據和存儲器識別信息并傳送到外部。
這樣，輸出寄存器12，因為在多塊不良模式的情形中，在串行地輸出第1存儲器讀出數據和對應的存儲器識別信息后，連續地串行地傳送第2存儲器讀出數據和對應的存儲器識別信息，所以能夠用設置在存儲器測試電路外部的存儲器測試器容易地判別多塊不良模式。
例如，輸出寄存器12，當將與第1、第2測試塊20a、20b對應的存儲器讀出數據記錄在讀出寄存器26中時，在串行地讀出與第1測試塊20a對應的存儲器讀出數據和識別第1測試塊20a的存儲器識別信息后，連續地，串行讀出與第2測試塊20b對應的存儲器讀出數據和識別第2測試塊20b的存儲器識別信息，傳送到存儲器測試電路的外部。
在第1實施方式中，輸出寄存器12能夠不僅存儲1個地址，而且可存儲多個不良位的存儲器地址，從讀出寄存器26讀出存儲器讀出數據和對應的存儲器識別信息，與各不良位的地址對應串行地輸出。
輸出寄存器12，因為能夠在完成測試結束地址的比較后串行地輸出由不良位的存儲器讀出數據和對應的存儲器識別信息構成的不良位信息，所以能夠以實際規格的速度進行BIST型的測試。
但是，為了使不良位圖的制作提前完成，所以也可以在直到BIST的測試結束地址的任意期間中，從輸出寄存器12串行地輸出不良位信息。
另外，輸出寄存器12也可以在將多個不良位信息積存在讀出寄存器26的階段中串行地輸出不良位信息。
圖3是說明本發明的第1實施方式的存儲器測試電路的工作的流程圖。我們參照圖1和圖3，說明存儲器測試電路的工作順序。
BIST控制電路16，在初始化步驟S30中對數據生成器10、地址生成器11、和輸出寄存器12的內容進行初始化，實施內建自測試處理。
BIST控制電路16，在將數據生成器10的期望值數據寫入到各存儲器21a～21c中后，使各存儲器21a～21c轉移到讀出使能狀態，將與寫入期望值數據的地址對應的各存儲器21a～21c的存儲器讀出數據保持在對每個第1～第3測試塊20a～20c配置的捕獲寄存器22a～22c中。
第1～第3測試塊20a～20c的比較電路23a～23c，在數據比較步驟S31中，分別比較在捕獲寄存器22a～22c的輸出中出現的存儲器讀出數據和數據生成器10的期望值數據。
在一致判定步驟S32中，比較電路23a～23c，如果得出存儲器讀出數據的全部位和期望值數據一致則輸出信號H，將處理分支到地址變更步驟S36。當檢測出即便有1位數據不一致時輸出信號L，在解碼器25中生成存儲器識別信息，使處理轉移到數據存儲步驟S33。
在地址變更步驟S36中，增加或減少地址生成器11的地址，生成下一個地址，使BIST處理轉移到數據比較步驟S31。
在數據存儲步驟S33中，例如，當第1測試塊20a的比較電路23a檢測出數據不一致時，與數據生成器10的期望值數據進行比較，從捕獲寄存22a并行傳送檢測出不一致的存儲器讀出數據的全部位，存儲到讀出寄存器26中。并行地從解碼器25取得識別設置在第1測試塊20a中的存儲器21a的存儲器識別信息并存儲到寄存器26中。
輸出寄存器12，在串行輸出步驟S34，將從地址生成器11取得的地址、從讀出寄存器26串行地讀出的存儲器讀出數據和存儲器識別信息結合起來，串行輸出到存儲器測試電路的外部。
BIST控制電路16，在結束判定步驟S35，判定是否比較了直到測試結束地址為止的存儲器讀出數據和期望值數據，當沒有全部比較時(否)分支到地址變更步驟S36，與BIST剩余的地址對應測試各存儲器21a～21c。另外，當直到BIST的末地址為止比較了存儲器讀出數據和期望值數據時(是)結束BIST處理。
圖4(a)例示了在圖3的串行輸出步驟S34中用的數據格式。數據格式在首位和末位之間，分配輸出寄存器12(請參照圖1)保持的地址生成器11的地址，在該地址其后，包含從讀出寄存器26(請參照圖1)串行地讀出的不良位的存儲器讀出數據、最后是識別包含不良位的存儲器的存儲器識別信息。
在用圖4(a)的數據格式的存儲器的不良解析中，因為能夠容易地根據存儲器識別信息，判別在BIST中發生不良位的存儲器讀出數據是哪個測試塊的信息，能夠從地址信息判別存儲器的存儲地點，所以能夠高效率并且短時間地完成不良位圖的制作。
例如，因為能夠只取得發生數據不一致的第1測試塊20a的存儲器21a的存儲器讀出數據，用存儲器識別信息判別第1測試塊20a，所以在能夠省略設置在其它測試塊20b、20c中的存儲器21b、21c的存儲器讀出數據的串行輸出時間的這一點上是有利的。
圖4(b)例示了在圖3的串行輸出步驟S34中使用的其它數據格式。數據格式在首位和末位之間，分配輸出寄存器12(請參照圖1)保持的地址生成器11的地址，在該地址其后，包含從讀出寄存器26(請參照圖1)串行地讀出的不良位的例如第1測試塊20a的存儲器讀出數據、在該存儲器讀出數據其后設置在第1測試塊20a中的存儲器21a的存儲器識別信息、在該存儲器識別信息其后例如第2測試塊20b的存儲器讀出數據、在該存儲器讀出數據其后設置在第2測試塊20b中的存儲器21b的存儲器識別信息。
這樣，因為采用在識別第1測試塊20a的存儲器識別信息之后連續地串行輸出第2測試塊20b的存儲器讀出數據的數據格式，所以設置在存儲器測試電路外部的存儲器測試器能夠檢測數據的連續性，判別多塊不良模式。
這樣，因為在第1和第2測試塊20a、20b中，即便是在同一地址存儲器讀出數據和期望值數據不一致的情形中，也能夠取得設置在每個測試塊中的存儲器的存儲器讀出數據和關聯的存儲器識別信息，所以與已有技術比較能夠提前取得需要的存儲器讀出數據。
因為不需要串行地移位輸出數據，所以能夠大幅度地削減數據的移位量。因此，能夠大幅度地削減測試模式循環，并且能夠削減設置在存儲器測試電路外部的存儲器測試器的存儲器容量，能夠大幅度地削減測試時間。
讀出寄存器26存儲與發生不良位的地址的存儲器讀出數據對應的存儲器識別信息，當在同一地址多個測試塊的存儲器發生不良位時，也能夠順次地存儲與不良位的存儲器讀出數據對應的存儲器識別信息。
(第2實施方式)與本發明的第2實施方式有關的BIST型存儲器測試電路，如圖2所示是將多個存儲器21a～21c集成在同一基片上，檢測多個存儲器21a～21c的存儲器測試電路，備有生成期望值數據的數據生成器10；以可以并行傳送來自多個存儲器21a～21c的存儲器讀出數據的方式分別連接的捕獲寄存器22a～22c；以對于多個捕獲寄存器22a～22c中的每一個比較多個捕獲寄存器22a～22c的輸出和期望值數據的方式分別與多個捕獲寄存器22a～22c連接的比較電路23a～23c；作為與多個比較電路23a～23c連接在多個比較電路23a～23c中識別檢測出不一致的比較電路的解碼器25；分別與多個捕獲寄存器22a～22c和解碼器25連接，存儲來自檢測出不一致的存儲器的存儲器讀出數據和識別存儲器的存儲器識別信息的讀出寄存器26；生成檢測出數據不一致的測試循環數的循環數生成器15；和與讀出寄存器26和循環數生成器15連接，串行地讀出檢測出不一致的存儲器讀出數據和存儲器識別信息，與檢測出不一致的測試循環數對應進行串行輸出的輸出寄存器12。
此外，關于與第1實施方式相同的構成要素，省略對它們的重復說明。
在第2實施方式中，代替地址生成器11的地址，用循環數生成器15生成測試循環數，將該循環數輸出到存儲器測試電路的外部，制作不良位圖這一點是與第1實施方式不同的。
循環數生成器15，在BIST初始化后，對時鐘信號CK的周期進行計數，將被計數的測試循環數輸出到輸出寄存器12直到輸出不一致控制電路14的測試中止信號為止。
但是，本發明，不限定于對時鐘信號CK的周期進行計數的構成，例如，也能夠通過對地址生成器11的地址生成次數進行計數，檢測是從存儲器21a～21c第幾個讀出的存儲器讀出數據，判別在哪個測試循環存儲器21a～21c發生了不良位。
輸出寄存器12能夠通過順序地串行輸出循環數生成器15生成的循環數、從讀出寄存器26取得的存儲器讀出數據和存儲器識別信息，在存儲器測試電路外部制作不良位圖。
而且，因為根據測試的循環數制作不良位圖，所以能夠節省從存儲器21a～21c的地址信息算出是第幾次存儲器讀出數據的時間，能夠提供高效率的不良解析信息。
圖4(c)例示了從在圖2所示的輸出寄存器12輸出的數據格式。數據格式將備用位、從循環數生成器15取得的循環數、備用位分配給從首位到末位之間的從首位開始的最大地址的位寬度中。
其次，在最大地址后，分配從讀出寄存器26取得的存儲器讀出數據，最后分配作為存儲器識別信息的存儲器識別信息。
這里，能夠將“最大地址”的位寬度設定得與輸出寄存器12的位寬度相同。將多個存儲器21a～21c中最大容量的存儲器的全部位地址形成的位寬度作為最大地址固定在數據格式中。
另外，“備用位”能夠分配能夠由存儲器測試器識別的全部位為“1”或“0”的偽數據。
循環數生成器15，因為生成比最大地址的位寬度窄的位寬度的循環數，所以為了使循環數的位寬度與數據格式的最大地址的位寬度一致，將備用位配置在循環數的前后。
另外，因為連續在固定長度的最大地址后面，分配存儲器讀出數據和對應的存儲器識別信息，所以能夠容易地制作由設置在存儲器測試電路外部的存儲器測試器產生的不良位圖。
如圖4(d)所示，因為在數據格式中能夠對于在前后配置了備用位的中容量到小容量的存儲器的地址也分配給最大地址的位寬度，存儲到輸出寄存器12中，所以不需要對每個不同位寬度的地址設置不同的輸出寄存器，這一點是有利的。
另外，因為連續在固定長度的最大地址后面，分配與存儲器讀出數據對應的存儲器識別信息，所以能夠容易地制作由設置在存儲器測試電路外部的存儲器測試器產生的不良位圖。
在第1或第2實施方式中說明了的圖4的數據格式只不過是例示，除圖4以外本領域技術人員能夠與電路設計相應地適當變更數據的配置順序。
此外，在本發明的實施方式中記載的作用和效果，只不過列舉了從本發明產生的最適宜的作用和效果，根據本發明的作用和效果不限定于在本發明的實施方式中記載的作用和效果。
權利要求
1.一種內建自測試型存儲器測試電路，該內建自測試型存儲器測試電路將應檢測的多個存儲器集成在同一基片上，其特征在于它備有，生成期望值數據的數據生成器；與上述多個存儲器中的各個并聯連接，可以并行傳送來自各存儲器的讀出數據的多個捕獲寄存器；與上述多個捕獲寄存器中的各個并聯連接，比較各捕獲寄存器輸出和上述期望值數據的多個比較電路；與上述多個比較電路連接，識別檢測出不一致的比較電路的識別電路；與上述多個捕獲寄存器和上述識別電路連接，存儲來自由上述比較電路檢測出不一致的存儲器的讀出數據和該存儲器的存儲器識別信息的讀出寄存器；和與上述讀出寄存器連接，串行地讀出上述檢測出不一致的存儲器的讀出數據和上述存儲器識別信息，與該存儲器的存取信息對應串行地輸出的輸出寄存器。
2.根據權利要求1所述的內建自測試型存儲器測試電路，其特征在于上述輸出寄存器與地址生成器連接，輸出上述地址生成器生成的檢測出不一致的地址。
3.根據權利要求1所述的內建自測試型存儲器測試電路，其特征在于上述輸出寄存器與生成測試的循環數的循環數生成器連接，輸出檢測出數據不一致的循環數。
4.一種內建自測試型存儲器測試方法，該內建自測試型存儲器測試方法將應檢測的多個存儲器集成在同一基片上，其特征在于對每個存儲器并行比較從多個存儲器向多個捕獲寄存器并行傳送的存儲器讀出數據和由數據生成器生成的期望值數據；識別在上述并行比較中檢測出不一致的存儲器，輸出存儲器識別信息；將上述不一致檢測存儲器的讀出數據和上述存儲器識別信息存儲在讀出寄存器中；與上述不一致檢測存儲器的存取信息對應，從上述讀出寄存器串行地輸出不一致檢測存儲器的讀出數據和存儲器識別信息。
5.根據權利要求4所述的內建自測試型存儲器測試方法，其特征在于上述串行地輸出的步驟至少輸出檢測出不一致的地址或循環數、上述存儲器讀出數據、上述存儲器識別信息。
全文摘要
本發明提供縮短存儲器測試時間的存儲器測試電路和存儲器測試方法。存儲器測試電路備有生成期望值數據的存儲器測試電路生成器、以可以并行傳送來自多個存儲器的存儲器讀出的數據的方式分別連接的捕獲寄存器；對每個捕獲寄存器比較多個捕獲寄存器的輸出和期望值數據的比較電路；識別多個比較電路中檢測出不一致的比較電路的識別電路；存儲來自檢測出不一致的存儲器的存儲器讀出數據和識別存儲器的存儲器識別信息的讀出寄存器；和串行地讀出檢測出不一致的存儲器讀出數據和存儲器識別信息，與檢測出不一致的存儲器的存取信息對應串行地輸出的輸出寄存器。
文檔編號G01R31/28GK1722307SQ20051007946
公開日2006年1月18日 申請日期2005年6月23日 優先權日2004年6月23日
發明者藪田匡史 申請人:株式會社東芝
專業數控銑床產品供應商
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