專利名稱：具有超低電壓供應的精確電流檢測電路的制作方法
技術領域：
本發明一般涉及集成電路，并且特別涉及DC-DC轉換器，并且更為特別地涉及用 于DC-DC轉換器的電流檢測電路。
背景技術：
DC-DC轉換器通常被用在集成電路中提供穩定的電壓。存在許多各種各樣的 DC-DC轉換器。
圖1圖示在電流編程模式(CPM)的DC-DC轉換器中的常規片載(on-chip) 電流檢測電路的電路圖。在圖1中示出的電流檢測電路中，檢測出電流IL”，其也是DC-DC轉換器的導通狀 態期間的充電電流。晶體管Ml”當被導通時可以傳導電感器電流IL”給電感器L”和電容 器CL”。電感器電流IL”流經檢測電阻器Rsense”以在運算放大器OP的正輸入與負輸入之 間生成電壓。因此，節點OPout處的輸出電壓反映檢測電阻器Rsense”上的電壓，并且反映 電感電流IL”。節點OPout處的電壓和鋸齒電壓通過加法電路(未示出)求和并被饋送到 控制邏輯生成器，其包括比較器U1”、觸發器U2”和預驅動器U3”。控制邏輯生成器生成用 于控制晶體管Ml”的操作的信號。電感器電流IL”被實現成具有相對較大的幅度。另一方面，為了保持精度并減小 檢測電阻器Rsense”的處理變化，檢測電阻器Rsense”不能太小。這意味著相當大的功率 量被檢測電阻器Rsense”浪費了，在高負載應用中尤其如此。圖2圖示另一常規電流檢測電路的電路圖，該電流檢測電路包括晶體管Ml’和 M2’，它們在相應的DC-DC轉換器的導通(ON)狀態期間可以形成電流鏡。如果晶體管Ml’ 比晶體管M2’具有更大的長寬比(柵極寬度與柵極長度的比)，則流經晶體管Ml’的電感器 電流IL’被鏡像成流經晶體管M2，的較小的電流IM2’。檢測電流流經電阻器Rsense’，在 節點C’處生成檢測電壓。檢測電流Isense’的值等于電流IM2’與恒流源的電流12之間 的差值。開關Sl和S2、比較器U1’、觸發器U2’以及預驅動器U3’被用于控制所述控制邏 輯生成器的操作。如果晶體管Ml’的長寬比與晶體管M2’的長寬比的比值是N，節點A’處的電壓與 節點B處的電壓完全匹配，則電感器電流與節點C處的檢測電壓的I2V比(在DC-DC轉換 器的導通狀態期間)可以被表達如下IU權利要求
1.一種集成電路，其包括 DC-DC轉換器，其包括 電感器；第一晶體管，其耦合到所述電感器并配置成將電感器電流傳遞給所述電感器； 第二晶體管，其與所述第一晶體管形成電流鏡；以及 運算放大器，其包括第一輸入節點，其配置成在所述第一晶體管被導通時耦合到所述第一晶體管的漏極， 以及在所述第一晶體管被截止時與所述第一晶體管的所述漏極解耦合；以及 第二輸入節點，其耦合到所述第二晶體管的漏極。
2.根據權利要求1所述的集成電路，其中所述第一輸入節點通過MOS晶體管來耦合到 所述第一晶體管的漏極，而其中所述第二輸入節點直接連接到所述第二晶體管的漏極。
3.根據權利要求1所述的集成電路，其中所述集成電路還包括 第三晶體管，其包括柵極，連接到所述運算放大器的輸出； 源極，連接到所述運算放大器的所述第二輸入節點；以及 漏極；以及檢測電阻器，其耦合到所述第三晶體管的漏極并且與所述第二晶體管和所述第三晶體 管相串聯。
4.根據權利要求3所述的集成電路，還包括耦合到所述第三晶體管的漏極的加法電路。
5.根據權利要求1所述的集成電路，其中所述第一晶體管和所述第二晶體管是P型雙 擴散MOS晶體管。
6.根據權利要求1所述的集成電路，其中所述第一晶體管和所述第二晶體管是η型雙 擴散MOS晶體管。
7.根據權利要求1所述的集成電路，其中所述運算放大器包括基于CMOS的輸入。
8.根據權利要求1所述的集成電路，其中所述運算放大器包括基于雙極性的輸入。
9.根據權利要求1所述的集成電路，還包括電容器，其耦合在電氣地與所述運算放大器的所述第一輸入之間；以及 開關，其耦合在所述第一晶體管的源極和所述運算放大器的所述第一輸入之間，其中 所述開關被配置成在所述第一晶體管被截止時將所述第一晶體管的源極連接到所述運算 放大器的所述第一輸入，以及在所述第一晶體管被導通時將所述第一晶體管的源極與所述 運算放大器的所述第一輸入的連接斷開。
10.根據權利要求1所述的集成電路，其中所述第一晶體管具有的長寬比大于所述第 二晶體管的長寬比。
11.一種集成電路，其包括 電感器；第一功率晶體管，其耦合到所述電感器；第二功率晶體管，其源極連接到所述第一功率晶體管的源極，其中所述第一功率晶體 管和所述第二功率晶體管被配置成形成電流鏡；運算放大器，其包括第一輸入節點，其耦合到所述第一功率晶體管的漏極；以及 第二輸入節點，其耦合到所述第二功率晶體管的漏極；第一開關，其配置成在所述第一功率晶體管被導通時將所述第一功率晶體管的漏極連 接到所述第一輸入節點，以及在所述第一功率晶體管被截止時將所述第一功率晶體管的漏 極與所述第一輸入節點的連接斷開；以及第二開關，其配置成在所述第一功率晶體管被截止時將所述第一功率晶體管的源極連 接到所述第一輸入節點，以及在所述第一功率晶體管被導通時將所述第一功率晶體管的源 極與所述第一輸入節點的連接斷開。
12.根據權利要求11所述的集成電路，其中所述第一輸入節點是正輸入節點，而所述 第二輸入節點是負輸入節點。
13.根據權利要求11所述的集成電路，還包括第三功率晶體管，其耦合在所述第一功 率晶體管的漏極與電氣地之間，其中所述第三功率晶體管被配置成在所述第一功率晶體管 被導通時被截止。
14.根據權利要求11所述的集成電路，還包括第三不同的晶體管，其包括 連接到所述運算放大器的輸出的柵極；以及連接到所述運算放大器的第二輸入節點的源極。
15.根據權利要求14所述的集成電路，還包括檢測電阻器，其與所述第三不同的晶體管的源極-漏極路徑串聯耦合； 鋸齒波發生器；以及 加法電路，其包括連接到所述第三不同的晶體管的漏極的第一輸入節點；以及 耦合到所述鋸齒波發生器的第二輸入節點。
16.根據權利要求11所述的集成電路，還包括電容器，其第一端耦合到所述運算放大 器的所述第一輸入節點，以及其第二端耦合到電氣地。
17.根據權利要求11所述的集成電路，其中所述運算放大器包括基于CMOS的輸入。
18.根據權利要求11所述的集成電路，其中所述運算放大器包括基于雙極性的輸入。
19.根據權利要求11所述的集成電路，其中所述第一功率晶體管具有的長寬比大于所 述第二功率晶體管的長寬比。
20.一種集成電路，其包括 電感器；第一 P型雙擴散MOS (PDMOS)晶體管，其耦合到所述電感器；第二PDMOS晶體管，其源極被配置成具有與所述第一PDMOS晶體管的源極相同的電壓， 其中所述第一PDMOS晶體管和所述第二PDMOS晶體管形成電流鏡，以及其中所述第一PDMOS 具有的長寬比大于所述第二 PDMOS晶體管的長寬比； 運算放大器，其包括 正輸入；以及負輸入，其耦合到所述第二 PDMOS晶體管的漏極；開關，其被配置成在所述第一 PDMOS晶體管被導通時將所述第一 PDMOS晶體管的漏極連接到所述正輸入，以及在所述第一 PDMOS晶體管被截止時將所述第一 PDMOS晶體管的漏 極與所述第一輸入節點的連接斷開；以及 PDMOS晶體管，其包括 連接到所述運算放大器的輸出的柵極；以及 連接到所述運算放大器的負輸入的源極；以及檢測電阻器，其第一端耦合到所述PDMOS晶體管的漏極，以及其第二端耦合到電氣地。
21.根據權利要求20所述的集成電路，還包括耦合在所述第一PDMOS晶體管的漏極與 電氣地之間的η型雙擴散MOS (NDMOS)晶體管，其中所述NDMOS晶體管被配置成在所述第一 PDMOS晶體管被導通時被截止。
22.根據權利要求20所述的集成電路，還包括 鋸齒波發生器；以及加法電路，其包括連接到所述檢測電阻器的第一端的第一輸入節點；以及 耦合到所述鋸齒波發生器的輸出的第二輸入節點。
23.根據權利要求20所述的集成電路，其中所述運算放大器包括基于CMOS的輸入。
24.根據權利要求20所述的集成電路，其中所述運算放大器包括基于雙極性的輸入。
全文摘要
一種集成電路包括DC-DC轉換器，其包括電感器；第一晶體管，其耦合到電感器并配置成將電感器電流傳遞給電感器；以及第二晶體管，其與第一晶體管形成電流鏡。該集成電路還包括運算放大器。該運算放大器包括第一輸入節點和第二輸入節點。第一輸入節點被配置成在第一晶體管被導通時耦合到第一晶體管的漏極，并且在第一晶體管被截止時與第一晶體管的漏極解耦合。該第二輸入節點被耦合到第二晶體管的漏極。
文檔編號G01R19/00GK102043078SQ20091017975
公開日2011年5月4日 申請日期2009年10月15日 優先權日2009年10月15日
發明者張海波, 蔡振標 申請人:意法半導體研發(深圳)有限公司
專業數控銑床產品供應商
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