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一種基于dsp正交編碼的實時低速檢測裝置制造方法
【專利摘要】一種基于DSP正交編碼的實時低速檢測裝置。裝置包括脈沖編碼器、信號調(diào)理電路、正交編碼模塊和處理器；脈沖編碼器輸出Ao、Bo、Zo三組差分脈沖信號；脈沖編碼器輸出的脈沖信號Ao、Bo、Zo分別經(jīng)過信號調(diào)理電路輸入到正交編碼模塊三個輸入端；正交編碼模塊四個輸出端分別與處理器相連接。本實用新型具有的優(yōu)點(diǎn)和積極效果是：由于采用上述技術(shù)方案，使轉(zhuǎn)速計算更加快捷，同時整個計算方式采用中斷與DSP內(nèi)部計數(shù)器，不占用CPU時間。同時使用此轉(zhuǎn)速方法，可以同時滿足高速、低速、超低速的檢測，可以完全替代之前的轉(zhuǎn)速計算方法。而且，此方法具有對計算量的連續(xù)和實時性，可以進(jìn)行函數(shù)的封裝，便于進(jìn)行軟件的模塊化處理。
【專利說明】—種基于DSP正交編碼的實時低速檢測裝置
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于信號檢測【技術(shù)領(lǐng)域】，特別是涉及一種基于DSP正交編碼的實時低速檢測裝置。
【背景技術(shù)】
[0002]在現(xiàn)有技術(shù)中，測速方法有兩種，模擬電路硬件檢測和數(shù)字電路計算測速。隨著電子信息技術(shù)的發(fā)展，尤其是DSP數(shù)字處理芯片的產(chǎn)生，大大提高了速度檢測的精度與范圍。而數(shù)字電路測速，也有不同的方式，最初的方式是使用外圍的模數(shù)轉(zhuǎn)換芯片，將模數(shù)轉(zhuǎn)換芯片檢測到的模擬量轉(zhuǎn)換為數(shù)字量，再將數(shù)字量通過總線傳給CPU，再進(jìn)行計算。現(xiàn)在，隨著芯片技術(shù)的發(fā)展，一種芯片上會集成模數(shù)轉(zhuǎn)換芯片，而且在芯片內(nèi)部使用同一總線，使得檢測速度更快，同時由于總線在芯片內(nèi)部，也使得通信不會受到干擾。
[0003]對于數(shù)字芯片測量轉(zhuǎn)速，CPU處理的方法也有下列幾種:1、等時間位差法(M法)。
2、等角度計數(shù)法(T法)。3、M / T法。
[0004]等時間位差法(M法)，使用CPU的兩次采樣周期，將兩次采樣檢測到的編碼器位置計數(shù)進(jìn)行做差，通過角度與時間計算出轉(zhuǎn)速，但是此方法在低轉(zhuǎn)速下，兩次檢測位置差距很小，再與相同時間的間隔做比，所以在低速的時候就會產(chǎn)生很大誤差。
[0005]等角度計數(shù)法(T法)，使用編碼器產(chǎn)生的兩次脈沖，觸發(fā)CPU對于時間的計數(shù)，然后通過兩次脈沖對于時間計數(shù)的比值計算出轉(zhuǎn)速，但是在高轉(zhuǎn)速下，兩次脈沖的時間間隔會很小，所以高速的時候也會產(chǎn)生很大的誤差。
[0006]M / T法是兩種方法的結(jié)合，即在M法的一個周期后，同時再記錄一次最后采樣脈沖的時間間隔，然后相加，形成Μ/T法，即低速的時候，兩次檢測位置差距很小，位置計數(shù)值幾乎為零，M法幾乎為零，測速結(jié)果以T法為主。在高速的時候，兩次脈沖時間很小，T法時間計數(shù)幾乎為零，速度結(jié)果以M法為主。
[0007]但是無論是M法、T法還是Μ/T法，都必須要求有編碼器脈沖，編碼器脈沖必須出現(xiàn)兩次才能進(jìn)行計算提取轉(zhuǎn)速，而且轉(zhuǎn)速計算值在第二次脈沖出現(xiàn)瞬間由于0-1變化出現(xiàn)轉(zhuǎn)速階躍或者抖動，所以無法實現(xiàn)轉(zhuǎn)速的快速提取。
[0008]當(dāng)今大部分設(shè)備、儀器，在使用轉(zhuǎn)速作為閉合控制的實時系統(tǒng)中，必須要求轉(zhuǎn)速計算的實時快速，而這是現(xiàn)有算法無法滿足的。
[0009]此外，對于大多數(shù)轉(zhuǎn)速算法，只對轉(zhuǎn)速信號進(jìn)行單一的檢測，無法對信號進(jìn)行判斷，所以產(chǎn)生了已經(jīng)趨于穩(wěn)定的速度系統(tǒng)緩慢漂移直至故障的情況。

【發(fā)明內(nèi)容】

[0010]為了解決上述問題，本實用新型的目的在于提供一種基于DSP正交編碼的實時低速檢測裝置。
[0011]為了達(dá)到上述目的，本實用新型提供的基于DSP正交編碼的實時低速檢測裝置包括脈沖編碼器、信號調(diào)理電路、正交編碼模塊和處理器；其中:脈沖編碼器為測速傳感器，由安裝在電機(jī)轉(zhuǎn)軸上的光電編碼器或電磁編碼器構(gòu)成，輸出Ao、Bo、Zo三組差分脈沖信號，其中脈沖Ao和脈沖Bo為相差90度相位的正交脈沖，脈沖Zo為歸零脈沖；
[0012]信號調(diào)理電路為脈沖整形電路模塊，脈沖編碼器輸出的三路脈沖信號Ao、Bo、Zo分別經(jīng)過信號調(diào)理電路輸入到正交編碼模塊的三個輸入端；
[0013]正交編碼模塊為脈沖轉(zhuǎn)換電路，其三個輸入端分別接收脈沖A、脈沖B和脈沖Zl三路輸入信號，四個輸出端分別輸出倍頻脈沖AB、方向信號R、歸零信號Z和中斷信號E，正交編碼模塊的四個輸出端分別與處理器相連接。
[0014]所述的處理器為算法處理器，由DSP數(shù)字處理器構(gòu)成。
[0015]所述的正交編碼模塊能夠集成在處理器的DSP數(shù)字處理器內(nèi)部。
[0016]所述的正交編碼模塊的四個輸出信號與處理器通過內(nèi)部總線相連接。
[0017]本實用新型采用的技術(shù)方案是:首先，光電編碼器實測的轉(zhuǎn)速輸出ABZ電脈沖，然后通過信號調(diào)理及電平轉(zhuǎn)換輸入到DSP正交編碼(QEP)模塊，最后將QEP模塊輸出的信號送進(jìn)DSP的CPU處理器中進(jìn)行計算。針對于QEP模塊輸出的信號，進(jìn)行配置、中斷及倍頻計數(shù)，達(dá)到滿足實時與快速的轉(zhuǎn)速計算。
[0018]本實用新型使用QEP倍頻脈沖，兩個脈沖之間使用周期計數(shù)，多脈沖采用捕獲計數(shù)，同時脈沖觸發(fā)時間基準(zhǔn)計數(shù)，以時間基準(zhǔn)計數(shù)及周期計數(shù)預(yù)估下個脈沖到來時間，CPU調(diào)用轉(zhuǎn)速計算函數(shù)時刻，時間基準(zhǔn)計數(shù)一直累積增加，形成對轉(zhuǎn)速計算的連續(xù)量，達(dá)到實時轉(zhuǎn)速、超低轉(zhuǎn)速的計算目的。
[0019]除了計算轉(zhuǎn)速功能外，本實用新型也根據(jù)ABZ脈沖的相互關(guān)系，增加了對于轉(zhuǎn)速故障的故障檢測與判斷。當(dāng)檢測與計算算法完成后，進(jìn)入故障判斷，ABZ脈沖信號出現(xiàn)異常后，能自發(fā)地進(jìn)行故障報警。
[0020]本實用新型具有的優(yōu)點(diǎn)和積極效果是:由于采用上述技術(shù)方案，使轉(zhuǎn)速計算更加快捷，同時整個計算方式采用中斷與DSP內(nèi)部計數(shù)器，不占用CPU時間。同時使用此轉(zhuǎn)速方法，可以同時滿足高速、低速、超低速的檢測，可以完全替代之前的轉(zhuǎn)速計算方法。而且，此方法具有對計算量的連續(xù)和實時性，可以進(jìn)行函數(shù)的封裝，便于進(jìn)行軟件的模塊化處理。
【專利附圖】

【附圖說明】
[0021]圖1為本實用新型提供的基于DSP正交編碼的實時低速檢測裝置的結(jié)構(gòu)示意圖。
[0022]圖2為本實用新型提供的基于DSP正交編碼的實時低速檢測方法的信號處理時序圖。
[0023]圖3為本實用新型提供的基于DSP正交編碼的實時低速檢測方法中測速流程示意圖。
[0024]圖4為本實用新型提供的基于DSP正交編碼的實時低速檢測方法中故障判斷流程示意圖。
【具體實施方式】
[0025]下面結(jié)合附圖進(jìn)一步說明本實用新型。
[0026]如圖1所示，本實用新型提供的基于DSP正交編碼的實時低速檢測裝置包括:脈沖編碼器1、信號調(diào)理電路2、正交編碼模塊3和處理器4 ;其中:脈沖編碼器I為測速傳感器，由安裝在電機(jī)轉(zhuǎn)軸上的光電編碼器或電磁編碼器構(gòu)成，輸出Ao、Bo、Zo三組差分脈沖信號，其中脈沖Ao和脈沖Bo為相差90度相位的正交脈沖，脈沖Zo為歸零脈沖，即編碼器旋轉(zhuǎn)一周輸出一個脈沖Zo ；
[0027]信號調(diào)理電路2為脈沖整形電路模塊，由于編碼器信號產(chǎn)生后不能直接被數(shù)字處理器使用，所以需要將三路信號進(jìn)行濾波、降幅，若進(jìn)行長距離傳輸，還需要進(jìn)行光電隔離信號避免信號干擾，這需要信號調(diào)理電路進(jìn)行處理；脈沖編碼器I輸出的三路脈沖信號Ao、Bo、Zo分別經(jīng)過信號調(diào)理電路2輸入到正交編碼模塊3的三個輸入端；
[0028]正交編碼模塊3為脈沖轉(zhuǎn)換電路，其三個輸入端分別接收脈沖A、脈沖B和脈沖Zl三路輸入信號，四個輸出端分別輸出倍頻脈沖AB、方向信號R、歸零信號Z和中斷信號E，正交編碼模塊3的四個輸出端分別與處理器4相連接；經(jīng)過整形后的脈沖A、脈沖B和脈沖Zl三路信號進(jìn)入正交編碼模塊3后，其內(nèi)部的DSP數(shù)字處理器對三路信號進(jìn)行編碼，由于脈沖A和脈沖B互為90°正交，通過檢測脈沖A或脈沖B的上升沿先后就可得出電機(jī)旋轉(zhuǎn)方向信號R，因為脈沖信號正交，即脈沖A上升沿后為脈沖B上升沿，脈沖B上升沿后為脈沖A下降沿，所以對脈沖A和脈沖B所有上升下降沿進(jìn)行檢測計數(shù)，即可將脈沖A或脈沖B信號進(jìn)行4倍頻，形成倍頻脈沖AB ;同時，DSP數(shù)字處理器依據(jù)脈沖Zl產(chǎn)生的編碼器歸零事件對于倍頻脈沖AB進(jìn)行數(shù)據(jù)糾正，并同時將脈沖Zl作為歸零信號Z送至輸出端；正交編碼模塊中斷信號E，即當(dāng)脈沖到來時的輸出信號，當(dāng)倍頻脈沖AB、方向信號R和歸零信號Z三個輸出端任意一端出現(xiàn)脈沖時，則中斷信號E輸出脈沖。
[0029]處理器4為算法處理器，由DSP數(shù)字處理器構(gòu)成，用于實時計算轉(zhuǎn)速值，本實用新型所述的測試方法之中的全部算法都是在處理器4的內(nèi)部進(jìn)行的，處理器4工作時需要外接時鐘信號CLK ；
[0030]所述的正交編碼模塊3能夠集成在處理器4的DSP數(shù)字處理器內(nèi)部。
[0031]所述的正交編碼模塊3的四個輸出信號與處理器4通過內(nèi)部總線相連接。
[0032]圖2示出了測速過程中相關(guān)信號的時序示意圖，圖3示出了本測速方法的流程圖；如圖2、圖3所示，本實用新型提供的基于DSP正交編碼的實時低速檢測裝置所采用的測速方法的主要處理過程如下:
[0033]首先對倍頻脈沖AB進(jìn)行捕獲處理，即倍頻脈沖AB出現(xiàn)一個，對倍頻計數(shù)器的值加I (如圖2倍頻計數(shù));在每次倍頻脈沖AB的上升沿，觸發(fā)時間基準(zhǔn)計數(shù)器開始計數(shù)，并在下一次倍頻脈沖AB的上升沿，記錄時間基準(zhǔn)計數(shù)器的當(dāng)前值為2個倍頻脈沖AB之間的周期值并清零時間基準(zhǔn)計數(shù)器(如圖2時基計數(shù))；
[0034]同時本方法采用定時調(diào)用的方式執(zhí)行測速流程，如果測速流程被調(diào)用時刻，倍頻脈沖AB的倍頻計數(shù)值沒有變化，則記錄當(dāng)前時間基準(zhǔn)計數(shù)器的當(dāng)前值，作為最近一次倍頻計數(shù)后的間隔時間，即在流程執(zhí)行的非常短的時間內(nèi)，一次倍頻脈沖出現(xiàn)到下次出現(xiàn)之前，默認(rèn)轉(zhuǎn)速未發(fā)生變化，時間基準(zhǔn)計數(shù)器的當(dāng)前值可以用作將此段時間內(nèi)的速度用時間等分；如果2個脈沖之間周期值變化過大，即此次周期值與上一次周期值比較大于平均值的5%，說明偏差過大，則使用平均值作為此次的周期值，即連續(xù)記錄上三個調(diào)用的周期值，并計算出所得出三個周期值的算術(shù)平均值。
[0035]測速流程記錄相鄰兩次被調(diào)用時的倍頻計數(shù)值、脈沖周期值、當(dāng)前時基計數(shù)值，然后分別對倍頻計數(shù)值做差、時基計數(shù)值做差，時基計數(shù)值對脈沖周期值做比，得到小于I的AB倍頻脈沖。
[0036]
【權(quán)利要求】
1.一種基于DSP正交編碼的實時低速檢測裝置，其特征在于:其包括脈沖編碼器(I)、信號調(diào)理電路(2)、正交編碼模塊(3)和處理器(4);其中:脈沖編碼器(I)為測速傳感器，由安裝在電機(jī)轉(zhuǎn)軸上的光電編碼器或電磁編碼器構(gòu)成，輸出Ao、Bo、Zo三組差分脈沖信號,其中脈沖Ao和脈沖Bo為相差90度相位的正交脈沖，脈沖Zo為歸零脈沖； 信號調(diào)理電路(2)為脈沖整形電路模塊，脈沖編碼器(I)輸出的三路脈沖信號Ao、Bo、Zo分別經(jīng)過信號調(diào)理電路(2)輸入到正交編碼模塊(3)的三個輸入端； 正交編碼模塊(3)為脈沖轉(zhuǎn)換電路，其三個輸入端分別接收脈沖A、脈沖B和脈沖Zl三路輸入信號，四個輸出端分別輸出倍頻脈沖AB、方向信號R、歸零信號Z和中斷信號E，正交編碼模塊(3 )的四個輸出端分別與處理器(4 )相連接。
2.根據(jù)權(quán)利要求1所述的基于DSP正交編碼的實時低速檢測裝置，其特征在于:所述的處理器(4)為算法處理器，由DSP數(shù)字處理器構(gòu)成。
3.根據(jù)權(quán)利要求1所述的基于DSP正交編碼的實時低速檢測裝置，其特征在于:所述的正交編碼模塊(3)能夠集成在處理器(4)的DSP數(shù)字處理器內(nèi)部。
4.根據(jù)權(quán)利要求1所述的基于DSP正交編碼的實時低速檢測裝置，其特征在于:所述的正交編碼模塊(3)的四個輸出信號與處理器(4)通過內(nèi)部總線相連接。
【文檔編號】G01P3/486GK203587606SQ201320620823
【公開日】2014年5月7日 申請日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】董曉光, 趙耀, 谷興華 申請人:天津瑞能電氣有限公司