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測(cè)試結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型提出了一種測(cè)試結(jié)構(gòu)，用于監(jiān)測(cè)半導(dǎo)體芯片的性能穩(wěn)定性，包括多個(gè)測(cè)試單元，所述測(cè)試單元包括PMOS、與平行PMOS并保持一定間距的NMOS、形成于PMOS和NMOS之上的公共柵極、位于NMOS之下的N型襯底以及位于NMOS、PMOS以及N型襯底之上的多個(gè)通孔連線，所述NMOS包括一預(yù)摻雜區(qū)，所述預(yù)摻雜區(qū)具有預(yù)定寬度。測(cè)試單元中包括NMOS、PMOS以及公共柵極，在測(cè)試單元形成之后通過對(duì)測(cè)試結(jié)構(gòu)進(jìn)行性能檢測(cè)便能夠檢測(cè)出所述NMOS的預(yù)摻雜寬度是否會(huì)對(duì)測(cè)試結(jié)構(gòu)造成一定影響，從而監(jiān)測(cè)出所述NMOS的預(yù)摻雜寬度對(duì)半導(dǎo)體芯片穩(wěn)定性是否有影響。
【專利說(shuō)明】測(cè)試結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種測(cè)試機(jī)構(gòu)。
【背景技術(shù)】
[0002]在半導(dǎo)體芯片制造完成后，通常需要對(duì)半導(dǎo)體芯片進(jìn)行相應(yīng)的性能測(cè)試，了解生產(chǎn)工藝中存在的問題，并針對(duì)性的對(duì)生產(chǎn)工藝進(jìn)行優(yōu)化。
[0003]現(xiàn)有技術(shù)中，半導(dǎo)體芯片制造完成后會(huì)出現(xiàn)異常情況。當(dāng)對(duì)半導(dǎo)體芯片進(jìn)行內(nèi)建自測(cè)試(Built In Self Test，BIST)時(shí)，當(dāng)電壓在正常電壓處于正常范圍時(shí)(如1.2V時(shí))，半導(dǎo)體芯片測(cè)試得到的結(jié)果為正常，當(dāng)電壓低于正常電壓時(shí)(例如為0.9-0.8V時(shí))，測(cè)試得到的結(jié)果為會(huì)出現(xiàn)異常，即，半導(dǎo)體芯片無(wú)法在電壓波動(dòng)較大的范圍下正常進(jìn)行工作，也表明半導(dǎo)體芯片的性能穩(wěn)定性不強(qiáng)。
[0004]然而，上述問題無(wú)法在晶圓可接受測(cè)試(WAT)中顯現(xiàn)出，也無(wú)法在在生產(chǎn)過程中靠缺陷檢測(cè)等檢測(cè)出，只能在半導(dǎo)體芯片制作完成后對(duì)其進(jìn)行性能檢測(cè)時(shí)才能發(fā)現(xiàn)，此時(shí)問題發(fā)現(xiàn)已經(jīng)十分滯后，不利于批量生產(chǎn)。
實(shí)用新型內(nèi)容
[0005]本實(shí)用新型的目的在于提供一種測(cè)試結(jié)構(gòu)，用于監(jiān)測(cè)半導(dǎo)體芯片的性能穩(wěn)定性。
[0006]為了實(shí)現(xiàn)上述目的，本實(shí)用新型提出了一種測(cè)試結(jié)構(gòu)，用于監(jiān)測(cè)半導(dǎo)體芯片的性能穩(wěn)定性，所述測(cè)試結(jié)構(gòu)包括多個(gè)測(cè)試單元，所述測(cè)試單元包括PMOS、NM0S、公共柵極、N型襯底以及多個(gè)通孔連線，其中，所述PMOS和NMOS平行并保持一定間距，所述公共柵極形成于所述PMOS和NMOS之上，所述NMOS位于所述N型襯底之上，所述通孔連線分別位于所述NM0S.PM0S以及N型襯底之上，所述NMOS包括一預(yù)摻雜區(qū)，所述預(yù)摻雜區(qū)具有預(yù)定寬度。
[0007]進(jìn)一步的，所述測(cè)試單元的個(gè)數(shù)范圍是I?100個(gè)。
[0008]進(jìn)一步的，每一個(gè)測(cè)試單元內(nèi)的預(yù)摻雜區(qū)的預(yù)定寬度均相異。
[0009]進(jìn)一步的，所述預(yù)摻雜區(qū)的預(yù)定寬度分別是S-6 σ?S+6 σ，所述S為實(shí)際生產(chǎn)中預(yù)定寬度，σ為實(shí)際生產(chǎn)中預(yù)定寬度的均方差。
[0010]進(jìn)一步的，所述通孔連線包括NMOS通孔連線、PMOS通孔連線以及N型襯底通孔連線，所述NMOS通孔連線位于所述NMOS之上，所述PMOS通孔連線位于所述PMOS之上，所述N型襯底通孔連線位于所述N型襯底之上。
[0011]進(jìn)一步的，所述NMOS通孔連線為兩個(gè)，分別位于所述NMOS的源極、漏極兩端。
[0012]進(jìn)一步的，所述PMOS通孔連線為兩個(gè)，分別位于所述PMOS的源極、漏極兩端。
[0013]進(jìn)一步的，將位于所述NMOS和PMOS源極的通孔連線使用金屬互連線連接在一起。
[0014]進(jìn)一步的，將位于所述PMOS漏極的通孔連線使用金屬互連線連接在一起。
[0015]進(jìn)一步的，將所述N型襯底通孔連線使用金屬互連線連連接在一起。
[0016]進(jìn)一步的，所述測(cè)試結(jié)構(gòu)還包括P型襯底，所述P型襯底包圍所述測(cè)試單元。
[0017]進(jìn)一步的，所述P型襯底上形成有多個(gè)通孔連線。[0018]進(jìn)一步的，所述測(cè)試結(jié)構(gòu)中形成有介質(zhì)層進(jìn)行隔離。
[0019]進(jìn)一步的，所述測(cè)試單元為反相器。
[0020]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果主要體現(xiàn)在:測(cè)試單元中包括NM0S、PMOS以及公共柵極，在測(cè)試單元形成之后通過對(duì)測(cè)試結(jié)構(gòu)進(jìn)行性能檢測(cè)便能夠檢測(cè)出所述NMOS的預(yù)摻雜寬度是否會(huì)對(duì)測(cè)試結(jié)構(gòu)造成一定影響，從而監(jiān)測(cè)出所述NMOS的預(yù)摻雜寬度對(duì)半導(dǎo)體芯片穩(wěn)定性是否有影響。
【專利附圖】

【附圖說(shuō)明】
[0021]圖1為工藝生產(chǎn)中對(duì)NMOS進(jìn)行預(yù)摻雜時(shí)的結(jié)構(gòu)示意圖；
[0022]圖2為本實(shí)用新型一實(shí)施例中測(cè)試結(jié)構(gòu)的俯視圖；
[0023]圖3為本實(shí)用新型一實(shí)施例中測(cè)試結(jié)構(gòu)的電路示意圖。
【具體實(shí)施方式】
[0024]下面將結(jié)合示意圖對(duì)本實(shí)用新型的測(cè)試結(jié)構(gòu)進(jìn)行更詳細(xì)的描述，其中表示了本實(shí)用新型的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本實(shí)用新型，而仍然實(shí)現(xiàn)本實(shí)用新型的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本實(shí)用新型的限制。
[0025]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠?huì)使本實(shí)用新型由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個(gè)實(shí)施例改變?yōu)榱硪粋€(gè)實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費(fèi)時(shí)間的，但是對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)僅僅是常規(guī)工作。
[0026]在下列段落中參照附圖以舉例方式更具體地描述本實(shí)用新型。根據(jù)下面說(shuō)明和權(quán)利要求書，本實(shí)用新型的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說(shuō)明本實(shí)用新型實(shí)施例的目的。
[0027]正如【背景技術(shù)】所提及的，現(xiàn)有技術(shù)中，半導(dǎo)體芯片制造完成后會(huì)出現(xiàn)穩(wěn)定性較差的情況，經(jīng)過發(fā)明人的實(shí)驗(yàn)推理，引起半導(dǎo)體芯片穩(wěn)定性較差的原因是由于對(duì)NMOS進(jìn)行預(yù)摻雜時(shí)，NMOS中的電子會(huì)擴(kuò)散至PMOS中，導(dǎo)致PMOS中的空穴減少。
[0028]詳細(xì)的，請(qǐng)參考圖1，圖1為工藝生產(chǎn)中對(duì)NMOS進(jìn)行預(yù)摻雜時(shí)的結(jié)構(gòu)示意圖，其中，半導(dǎo)體襯底10上形成有NMOS區(qū)21以及PMOS區(qū)22，在對(duì)NMOS區(qū)21進(jìn)行預(yù)摻雜時(shí)，通常會(huì)在所述PMOS區(qū)22上方形成光阻30，以對(duì)所述PMOS區(qū)22進(jìn)行遮擋，然而由于工藝存在一定的偏差，會(huì)導(dǎo)致所述光阻30暴露出的寬度由正常寬度Wl增大為異常寬度W2，進(jìn)而導(dǎo)致預(yù)摻雜后預(yù)摻雜的寬度由正常寬度LI增大為異常寬度L2，即，NMOS區(qū)21的電子易擴(kuò)散至PMOS區(qū)22中，降低了 PMOS區(qū)22的空穴數(shù)量，進(jìn)而導(dǎo)致形成的半導(dǎo)體芯片穩(wěn)定性降低。
[0029]然而現(xiàn)有技術(shù)中卻無(wú)法及時(shí)監(jiān)測(cè)該類問題，有鑒于此，本實(shí)施例提出了一種測(cè)試結(jié)構(gòu)，用于監(jiān)測(cè)半導(dǎo)體芯片的性能穩(wěn)定性，請(qǐng)參考圖2，所述測(cè)試結(jié)構(gòu)包括多個(gè)測(cè)試單元，所述測(cè)試單元包括PM0S120、NM0S110、公共柵極200、N型襯底410以及多個(gè)通孔連線，其中，所述PM0S120和NMOSl 10平行并保持一定間距，所述公共柵極200形成于所述PM0S120和NMOSl 10之上，所述NMOSl 10位于所述N型襯底410之上，所述通孔連線分別位于所述NMOSl 10、PMOS 120以及N型襯底410之上，所述NMOSl 10包括一預(yù)摻雜區(qū)，所述預(yù)摻雜區(qū)具
有預(yù)定寬度S。
[0030]在本實(shí)施例中，所述測(cè)試結(jié)構(gòu)還包括P型襯底420，所述P型襯底420包圍所述測(cè)試單元，所述P型襯底420上也形成有多個(gè)通孔連線，所述測(cè)試結(jié)構(gòu)中形成有介質(zhì)層進(jìn)行隔離(圖中未示出)，所述測(cè)試單元的個(gè)數(shù)范圍是I?100個(gè),例如是5個(gè)(如圖2中數(shù)字標(biāo)識(shí))，其中，每一個(gè)測(cè)試單元內(nèi)的預(yù)摻雜區(qū)的預(yù)定寬度S均相異，為了更好的了解預(yù)摻雜區(qū)的預(yù)定寬度S對(duì)半導(dǎo)體芯片的影響，因此會(huì)選擇采用不同預(yù)定寬度S的方式，以便了解預(yù)摻雜區(qū)的預(yù)定寬度S最大為多少。在本實(shí)施例中，所述預(yù)摻雜區(qū)的預(yù)定寬度S分別是S-6 σ?S+6o，例如相連的預(yù)定寬度S之間相差1，可以定義為I號(hào)測(cè)試單元的預(yù)定寬度S為S-2 σ，2號(hào)測(cè)試單元的預(yù)定寬度S為S-1 σ，3號(hào)測(cè)試單元的預(yù)定寬度S為實(shí)際為預(yù)定寬度S，4號(hào)測(cè)試單元的預(yù)定寬度S為S+1 σ，5號(hào)測(cè)試單元的預(yù)定寬度S為S+2 σ，其中，所述S即為實(shí)際生產(chǎn)中預(yù)定寬度，所述σ為實(shí)際生產(chǎn)中預(yù)定寬度S的均方差。
[0031]在本實(shí)施例的其他實(shí)施例中，相鄰的所述預(yù)定寬度S之間可以相差0.5 σ，g卩加上一個(gè)實(shí)際的所述預(yù)定寬度S，一共需要25個(gè)測(cè)試單元。可以預(yù)知的是，可以根據(jù)不同的需要來(lái)選擇不同的預(yù)定寬度S之間的差值。
[0032]在本實(shí)施例中，所述通孔連線包括NMOS通孔連線、PMOS通孔連線以及N型襯底通孔連線，所述NMOS通孔連線為2個(gè)，分別為位于所述NM0S110的源極端的NMOS源極通孔連線340以及位于所述NMOSl 10的漏極端的NMOS漏極通孔連線330，所述PMOS通孔連線為2個(gè)，分別為位于所述PM0S120的源極端的PMOS源極通孔連線320以及位于所述PM0S120的漏極端的PMOS漏極通孔連線310，所述N型襯底通孔連線350位于所述N型襯底410之上。
[0033]在本實(shí)施例中，將所述NMOS源極通孔連線340和PMOS源極通孔連線320使用金屬互連線連接在一起，作為輸出端Output,將所述PMOS漏極通孔連線310使用金屬互連線連接在一起，用于接電壓Vcc，再將所述N型襯底通孔連線350使用金屬互連線連連接在一起，并接地。
[0034]請(qǐng)參考圖2和圖3，圖2中的公共柵極為圖3中的Common Gate，在對(duì)所述測(cè)試結(jié)構(gòu)進(jìn)行測(cè)試時(shí)，Common Gate用于接一定區(qū)間范圍的測(cè)試電壓,并將Vcc接高電平，當(dāng)CommonGate端的測(cè)試電壓在區(qū)間進(jìn)行掃描時(shí)，可以測(cè)量出輸出端Output的電壓值，進(jìn)而可以判段該測(cè)試結(jié)構(gòu)是否存在性能不穩(wěn)定的問題。若存在性能不穩(wěn)定問題，則再采用微探針分別對(duì)5個(gè)測(cè)試單元進(jìn)行檢測(cè)，找出哪一個(gè)測(cè)試單元存在問題，由于不同測(cè)試單元對(duì)應(yīng)一個(gè)預(yù)摻雜區(qū)的預(yù)定寬度S，這樣便能得出半導(dǎo)體器件在哪個(gè)預(yù)摻雜的預(yù)定寬度S下存在問題，從而能夠及時(shí)發(fā)現(xiàn)工藝問題，并對(duì)工藝進(jìn)行相應(yīng)的優(yōu)化。
[0035]在本實(shí)施例中，如圖3所示,所述測(cè)試單元為反相器。
[0036]綜上，在本實(shí)用新型實(shí)施例提供的測(cè)試結(jié)構(gòu)中，測(cè)試單元中包括NMOS、PMOS以及公共柵極，在測(cè)試單元形成之后通過對(duì)測(cè)試結(jié)構(gòu)進(jìn)行性能檢測(cè)便能夠檢測(cè)出所述NMOS的預(yù)摻雜寬度是否會(huì)對(duì)測(cè)試結(jié)構(gòu)造成一定影響，從而監(jiān)測(cè)出所述NMOS的預(yù)摻雜寬度對(duì)半導(dǎo)體芯片穩(wěn)定性是否有影響。
[0037]上述僅為本實(shí)用新型的優(yōu)選實(shí)施例而已，并不對(duì)本實(shí)用新型起到任何限制作用。任何所屬【技術(shù)領(lǐng)域】的技術(shù)人員，在不脫離本實(shí)用新型的技術(shù)方案的范圍內(nèi)，對(duì)本實(shí)用新型揭露的技術(shù)方案和技術(shù)內(nèi)容做任何形式的等同替換或修改等變動(dòng)，均屬未脫離本實(shí)用新型的技術(shù)方案的內(nèi)容，仍屬于本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種測(cè)試結(jié)構(gòu)，用于監(jiān)測(cè)半導(dǎo)體芯片的性能穩(wěn)定性，其特征在于，所述測(cè)試結(jié)構(gòu)包括多個(gè)測(cè)試單元，所述測(cè)試單元包括PMOS、NMOS、公共柵極、N型襯底以及多個(gè)通孔連線，其中，所述PMOS和NMOS平行并保持一定間距，所述公共柵極形成于所述PMOS和NMOS之上，所述NMOS位于所述N型襯底之上，所述通孔連線分別位于所述NM0S、PM0S以及N型襯底之上，所述NMOS包括一預(yù)摻雜區(qū)，所述預(yù)摻雜區(qū)具有預(yù)定寬度。
2.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試單元的個(gè)數(shù)范圍是I?100個(gè)。
3.如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其特征在于，每一個(gè)測(cè)試單元內(nèi)的預(yù)摻雜區(qū)的預(yù)定寬度均相異。
4.如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其特征在于，所述預(yù)摻雜區(qū)的預(yù)定寬度分別是S-6 σ?S+6 σ，所述S為實(shí)際生產(chǎn)中預(yù)定寬度，σ為實(shí)際生產(chǎn)中預(yù)定寬度的均方差。
5.如權(quán)利要求2所述的測(cè)試結(jié)構(gòu)，其特征在于，所述通孔連線包括NMOS通孔連線、PMOS通孔連線以及N型襯底通孔連線，所述NMOS通孔連線位于所述NMOS之上，所述PMOS通孔連線位于所述PMOS之上，所述N型襯底通孔連線位于所述N型襯底之上。
6.如權(quán)利要求5所述的測(cè)試結(jié)構(gòu)，其特征在于，所述NMOS通孔連線為兩個(gè)，分別位于所述NMOS的源極、漏極兩端。
7.如權(quán)利要求6所述的測(cè)試結(jié)構(gòu)，其特征在于，所述PMOS通孔連線為兩個(gè)，分別位于所述PMOS的源極、漏極兩端。
8.如權(quán)利要求7所述的測(cè)試結(jié)構(gòu)，其特征在于，將位于所述NMOS和PMOS源極的通孔連線使用金屬互連線連接在一起。
9.如權(quán)利要求5所述的測(cè)試結(jié)構(gòu)，其特征在于，將位于所述PMOS漏極的通孔連線使用金屬互連線連接在一起。
10.如權(quán)利要求5所述的測(cè)試結(jié)構(gòu)，其特征在于，將所述N型襯底通孔連線使用金屬互連線連連接在一起。
11.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)還包括P型襯底，所述P型襯底包圍所述測(cè)試單元。
12.如權(quán)利要求11所述的測(cè)試結(jié)構(gòu)，其特征在于，所述P型襯底上形成有多個(gè)通孔連線。
13.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試結(jié)構(gòu)中形成有介質(zhì)層進(jìn)行隔離。
14.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu)，其特征在于，所述測(cè)試單元為反相器。
【文檔編號(hào)】G01R31/26GK203631540SQ201320804311
【公開日】2014年6月4日 申請(qǐng)日期:2013年12月9日 優(yōu)先權(quán)日:2013年12月9日
【發(fā)明者】王喆 申請(qǐng)人:中芯國(guó)際集成電路制造(北京)有限公司