可選擇連接或斷開待測目標芯片的測試方法
【專利摘要】本發明涉及半導體【技術領域】，公開了一種可選擇連接或斷開待測目標芯片的測試方法，測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路兩個部分，兩個部分在同一晶圓上制造出來；需要測試待測目標芯片時，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路的互聯。本發明中可尋址電路預先放置和預制，可以根據用戶需求選擇是否連接目標芯片進行測試。本發明在測試時時間更短，速度更快；同時可尋址電路的利用率更高；當劃片槽內存在DUT陣列時，在測目標芯片之前劃片槽中DUT和可尋址電路之間是直接連接的，以便更好監控制造工藝。
【專利說明】可選擇連接或斷開待測目標芯片的測試方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及了一種可選擇連接或斷開待測目標芯片的測試方法。
【背景技術】
[0002]隨著微電子技術的進步，集成電路已經進入了超深亞微米的時代，電子器件的特征尺寸越來越小，芯片規模越來越大，數千萬甚至超過10億門的電路可以集成在單一的芯片上。半導體工藝已經發展到40/28納米甚至更低的先進工藝節點，對應版圖的最小線寬越來越小，而芯片的規模越來越大，版圖設計復雜度越來越高。使用目前的主流的198nm光刻技術，實際片上系統芯片產品按照設計規則設計后成品率仍可能較低，量化很多影響因素對成品率的提高非常重要。
[0003]在半導體制造過程中通過短程測試芯片或可尋址測試芯片來測試獲取生產工藝的缺陷率和成品率，根據在晶圓放置位置的不同，可分為兩類:獨立測試芯片和放置在劃片槽內的測試芯片。獨立測試芯片面積較大，需要占據一個芯片的位置，這樣就相當于半導體制造廠商需要支付這一部分面積掩模的制造費用。劃片槽是晶圓上為切割芯片時預留的空間，將測試芯片放置于劃片槽，可以占據芯片的位置，這使半導體制造廠商就不需要承擔昂貴的掩模費用，節省了大量的成本。一般可尋址測試芯片的工作原理是把待測目標芯片放置在設計好的可尋址電路中去并完成連接、繞線后對其進行測試。
[0004]還有一種方法是:在待測目標芯片中選取關鍵晶體管并添加焊盤和接觸層來輔助被選擇的關鍵晶體管來繞線并測試，這種測試方法測試單元被連接到焊盤上，每個測試結構都對應相應的焊盤，雖然現在的技術中有測試結構共用焊盤的情況，但是由于焊盤占有一定的面積并且限制被測試器件數量，因此測試的時間比較長。
[0005]在半導體工藝中制造連接的方法有很多種，較常用的有:(1)添加金屬層和掩模層并光刻出連線；(2)電子束直寫技術:利用電子束在涂有感光膠的晶片上直接描畫或投影復印圖形，產生出直寫出來的連線；(3)聚焦離子束曝光技術:利用離子束直接在襯底片上描畫圖形或轉印圖形，產生所需的連線。
[0006]本發明針對測試芯片的位置限制、面積利用率低、測試器件數量限制、測試時間長的不足，提供了一種把可尋址電路(和DUT陣列)放置在與待測目標芯片相鄰的劃片槽中而形成的可尋址測試芯片的方法，這種測試芯片可以不完全放在芯片上或劃片槽內，不用添加焊盤，提高了可尋址電路的利用率；測試不用限制測試的目標芯片數量，且沒有探針接觸時間，提高了測試速度、縮短了測試時間；使用可尋址電路直接在DUT陣列和待測芯片之間進行測量保證測試的準確度。
【發明內容】
[0007]本發明針對現有技術中限制了測試器件數量和測試時間長的缺點，提供了一種可以選擇性連接或斷開待測目標芯片的可尋址測試芯片。[0008]為了解決上述技術問題，本發明通過下述技術方案得以解決:
[0009]可選擇連接或斷開待測目標芯片的測試方法，測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路兩個部分，兩個部分在同一晶圓上制造出來；需要測試待測目標芯片時，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路。
[0010]可選擇連接或斷開待測目標芯片的測試方法，測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路、DUT陣列三個部分，三個部分在同一晶圓上制造出來，需要測試待測目標芯片時，斷開DUT陣列與可尋址電路的互聯，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路的互聯。
[0011]作為優選，其特征在于:在劃片槽內還包括器件和焊盤。
[0012]作為優選，連接層為一個或多個金屬層，光刻出連線連接。
[0013]作為優選，待測目標芯片與可尋址電路的連接，通過電子束直寫方法來實現。
[0014]作為優選，待測目標芯片與可尋址電路的連接，通過聚焦離子束技術引導金屬沉積的方法來實現。
[0015]作為優選，斷開DUT陣列與可尋址電路的互聯，由聚焦離子束切割來實現。
[0016]作為優選，待測目標芯片與可尋址電路的連接或斷開根據產品芯片的性能及良率來判斷。
[0017]本發明由于采用了以上技術方案，具有顯著的技術效果:
[0018]本發明中可尋址電路預先放置和預制，但他們沒有連接到任何設備就可以執行目標芯片中的可尋址和測試功能，這是不同于當前使用的可尋址測試芯片。本發明與使用焊盤來測試芯片相比這種方法在目標芯片的多個設備可以連接和測試，本發明在測試時時間更短，速度更快，同時，可尋址電路的利用率更高，本發明是在目標芯片劃片槽DUT和設備之間的直接連接的，以便做更好地調試。
【專利附圖】
【附圖說明】
[0019]圖1是本發明實施例1的示意圖；
[0020]圖2是本發明實施例2的示意圖；
[0021]圖3是傳統的添加焊盤或者接觸層來測試待測芯片的方法；
[0022]圖4為傳統測試時添加好焊盤或者接觸層測試待測芯片所占有的面積的第一種示意圖；
[0023]圖5為傳統測試時添加好焊盤或者接觸層測試待測芯片所占有的面積的第二種示意圖。
【具體實施方式】
[0024]下面結合附圖與實施例對本發明作進一步詳細描述。
[0025]實施例1
[0026]可選擇連接或斷開待測目標芯片的測試方法，測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路兩個部分，兩個部分在同一晶圓上制造出來，當劃片槽內沒有DUT陣列時，不需要測試待測目標芯片時，可以不用制造連接待測目標芯片與可尋址電路的連接層；需要測試待測目標芯片時，制造連接待測目標芯片與可尋址電路的連接層；連接待測目標芯片與可尋址電路的互聯。
[0027]本實施例連接層為一個金屬層，光刻出連線連接。當然也可以根據需要連接層為多個金屬層。
[0028]在劃片槽內還可以包括器件和焊盤。還可以包括已經存在設計目標區域的其它電路。
[0029]待測目標芯片與可尋址電路的連接或斷開根據產品芯片的性能及良率來判斷。
[0030]實現待測目標芯片與可尋址電路連接后即可對待測的目標芯片進行測試與分析。
[0031]所述的待測目標芯片即芯片制造商制造出的產品芯片，當產品芯片性能良好及良率正常時則不需要在產品芯片中選擇待測目標芯片進行測量，此時不需要通過連接層來連接可尋址電路和待測目標芯片；當產品芯片性能、良率異常，需要對產品芯片做進一步測試分析時，則可以選擇產品芯片中的一個或多個作為待測目標芯片與可尋址電路連接后進行測量。
[0032]實施例2
[0033]可選擇連接或斷開待測目標芯片的測試方法，測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路、DUT陣列三個部分，三個部分在同一晶圓上制造出來，且可尋址電路與DUT陣列相互連接，當芯片性能、良率正常時不需要測試待測目標芯片，可以不制造連接待測目標芯片與可尋址電電路的連接層；當需要測試待測目標芯片時，斷開DUT陣列與可尋址電路的互聯，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路的。
[0034]連接層為一個金屬層，光刻出連線連接。
[0035]在劃片槽內還可以包括器件和焊盤。還可以包括已經存在設計目標區域的其它電路。
[0036]待測目標芯片與可尋址電路的連接或斷開根據產品芯片的性能及良率來判斷。
[0037]實現待測目標芯片與可尋址電路連接后即可對待測的目標芯片進行測試與分析。
[0038]所述的待測目標芯片即芯片制造商制造出的產品芯片，當產品芯片性能良好及良率正常時則不需要在產品芯片中選擇待測目標芯片進行測量，此時不需要通過連接層來連接可尋址電路和待測目標芯片；當產品芯片性能良率異常，需要對產品芯片做進一步測試分析時，則可以選擇產品芯片中的一個或多個作為待測目標芯片與可尋址電路連接后進行測量。
[0039]可尋址電路與DUT陣列的互聯是為了進行制造工藝的常規檢測。
[0040]實施例3
[0041]與實施例1和2不同之處在于，實施例1和2連接層為一個，光刻出連線連接。本實施例為待測目標芯片與可尋址電路的連接，通過電子束直寫方法來實現。
[0042]實施例4
[0043]與實施例1和2不同之處在于，實施例1和2連接層為一個，光刻出連線連接。本實施例為待測目標芯片與可尋址電路的連接，通過聚焦離子束技術引導金屬沉積的方法來實現。
[0044]實施例5
[0045]在實施例2基礎上細化之處在于，斷開DUT陣列與可尋址電路的互聯，由聚焦離子束切割來實現。
[0046]總之，以上所述僅為本發明的較佳實施例，凡依本發明申請專利范圍所作的均等變化與修飾，皆應屬本發明專利的涵蓋范圍。
【權利要求】
1.可選擇連接或斷開待測目標芯片的測試方法，其特征在于:測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路兩個部分，兩個部分在同一晶圓上制造出來；需要測試待測目標芯片時，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路的互聯。
2.可選擇連接或斷開待測目標芯片的測試方法，其特征在于:測試芯片包括待測目標芯片及放在劃片槽內的可尋址電路、DUT陣列三個部分，三個部分在同一晶圓上制造出來，需要測試待測目標芯片時，斷開DUT陣列與可尋址電路的互聯，制造連接待測目標芯片與可尋址電路的連接層，連接待測目標芯片與可尋址電路的互聯。
3.根據權利要求1或2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:在劃片槽內還包括器件和焊盤。
4.根據權利要求1或2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:連接層為一個或多個金屬層，光刻出連線連接。
5.根據權利要求1或2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:待測目標芯片與可尋址電路的連接，通過電子束直寫方法來實現。
6.根據權利要求1或2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:待測目標芯片與可尋址電路的連接，通過聚焦離子束技術引導金屬沉積的方法來實現。
7.根據權利要求2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:斷開DUT陣列與可尋址電路的互聯，由聚焦離子束切割來實現。
8.根據權利要求1或2所述的可選擇連接或斷開待測目標芯片的測試方法，其特征在于:待測目標芯片與可尋址電路的連接或斷開根據產品芯片的性能及良率來判斷。
【文檔編號】G01R31/28GK103794597SQ201410038718
【公開日】2014年5月14日 申請日期:2014年1月26日 優先權日:2014年1月26日
【發明者】歐陽旭, 鄭勇軍, 史崢, 張培勇 申請人:杭州廣立微電子有限公司
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